SU1467782A1 - Device for transmitting binary signals - Google Patents

Device for transmitting binary signals Download PDF

Info

Publication number
SU1467782A1
SU1467782A1 SU874292249A SU4292249A SU1467782A1 SU 1467782 A1 SU1467782 A1 SU 1467782A1 SU 874292249 A SU874292249 A SU 874292249A SU 4292249 A SU4292249 A SU 4292249A SU 1467782 A1 SU1467782 A1 SU 1467782A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
source
block
signal
Prior art date
Application number
SU874292249A
Other languages
Russian (ru)
Inventor
Александр Леонидович Ратанов
Дмитрий Михайлович Манкевич
Юрий Кузьмич Гришин
Надежда Ульяновна Тихова
Original Assignee
Предприятие П/Я В-8835
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-8835 filed Critical Предприятие П/Я В-8835
Priority to SU874292249A priority Critical patent/SU1467782A1/en
Application granted granted Critical
Publication of SU1467782A1 publication Critical patent/SU1467782A1/en

Links

Abstract

Изобретение относитс  к электросв зи . Цель изобретени  - обеспечение передачи асинхронных сигналов. Устройство содержит источник I цифровых сигналов, источник 2 синхросигналов, блоки задержки 3 и 4, счетные триггеры 5 и 9, эл-т ИСКЛЮЧАЮЩЕЕ ИЛИ 6, мажоритарный блок 7, делитель 8 частоты и согласующий блок Ю. Цель достигаетс  за счет принудительного сбрасывани  в «О делител  8. Это обеспечивает требуемую синхронность работы счетного триггера 9 и поступлени  входных данных, а в конечном итоге - возможность работы с асинхронной входной информацией. 2 ил.The invention relates to telecommunications. The purpose of the invention is to provide the transmission of asynchronous signals. The device contains a source of I digital signals, a source of 2 sync signals, delay blocks 3 and 4, counting triggers 5 and 9, an ELIMINATOR OR 6, a majority block 7, a frequency divider 8 and a matching unit Y. The goal is achieved by forcibly dropping into About the splitter 8. This ensures the required synchronism of the operation of the counting trigger 9 and the receipt of input data, and ultimately the ability to work with asynchronous input information. 2 Il.

Description

4 О5 1 00 to4 О5 1 00 to

1515

1one

Изобретение относитс  к электросв зи и может использоватьс  в системах передачи дискретной информации.The invention relates to telecommunications and can be used in discrete information transmission systems.

Цель изобретени  - передача асинхронных сигналов.The purpose of the invention is the transmission of asynchronous signals.

На фиг. 1 изображена структурна  элект- рическа  схема предлагаемого устройства; на фиг. 2 - временные диаграммы, по сн ющие работу устройства.FIG. 1 shows the structural electrical circuit of the proposed device; in fig. 2 - timing diagrams for the operation of the device.

Устройство содержит источник 1 цифровых сигналов, источник 2 синхросигналов, Ю блоки 3 и 4 задержки, второй счетный триггер 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, мажоритарный блок 7, делитель 8 частоты , первый счетный триггер 9, согласующий блок 10.The device contains a source of 1 digital signals, a source of 2 sync signals, U blocks 3 and 4 delays, a second counting trigger 5, an EXCLUSIVE OR 6 element, a majority block 7, a frequency divider 8, the first counting trigger 9, a matching block 10.

Устройство работа ет следующим образом.The device operation is as follows.

Цифровой двоичный сигнал (фиг. 2 а), задержанный в блоке 3 (фиг. 2 в), поступает на вход элемента 6 и, после задержки в блоке 4 (фиг. 2 г), на другой вход элемента 6.20The digital binary signal (Fig. 2a), delayed in block 3 (Fig. 2c), is fed to the input of element 6 and, after a delay in block 4 (Fig. 2g), to another input of element 6.20

Блок 4 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ б образуют схему детектировани  изменений входного сигнала, на выходе которой (фиг. 2 д) формируютс  короткие импульсы, передние фронты которых совпадают с моментами смены уровн  сигнала на выходе блока 3, а длительность определ етс  задержкой блока 4.Block 4 and the EXCLUSIVE OR b element form a scheme for detecting changes in the input signal, the output of which (Fig. 2e) produces short pulses whose leading edges coincide with the moments of changing the signal level at the output of block 3, and the duration is determined by the delay of block 4.

Входной информационный сигнал непосредственно от источника 1 поступает на R-Бход счетного триггера 5, на С-вход которого подаетс  сигнал от источника 2 (фиг. 2 б). Этот сигнал представл ет из себ  импульсную последовательность, частота которой в раза превыщает темп поступлени  информации от источника 1, где п,2... (дл  больщей нагл дности на ос фиг. 2 предствлен случай ). Фаза синхросигнала никак не св зана с моментами смены значений информационного сигнала , т. е. эти сигналы асинхронны. В качестве источника 2 может использоватьс  как встроенный, так и внещний генератор тактовых импульсов. Включение счетного триггера 5 определ ет его работу как управл емого делител  частоты синхросигнала на два, причем низкий уровень информац и- онного сигнала разрешает деление, а высокий - блокирует его, сбрасыва  в «О триггер 5 (фиг. 2 е).The input information signal directly from the source 1 is fed to the R-bypass of the counting flip-flop 5, to the C-input of which a signal is fed from the source 2 (Fig. 2b). This signal is a pulse sequence whose frequency is twice the rate at which information is received from source 1, where n, 2 ... (a case is presented for greater visibility in Figure 2). The clock phase is in no way connected with the moments of changing the values of the information signal, i.e., these signals are asynchronous. As the source 2, both a built-in and an external clock generator can be used. Turning on the counting trigger 5 defines its operation as a controlled clock frequency divider into two, the low level of the information signal allows division, and the high level blocks it, dropping it into “About trigger 5 (Fig. 2e).

Совместное включение источника 2, блока 3, счетного триггера 5 и мажоритарного блока 7 обеспечивает формированиеThe joint inclusion of the source 2, block 3, the counting trigger 5 and the majority block 7 provides the formation

на выходе мажоритарного блока 7 формируетс  импульсна  последовательность, закон изменени  частоты которой можно представить выражениемat the output of the majority block 7 a pulse sequence is formed, the law of which frequency change can be represented by the expression

. FJf(l+D),. FJf (l + D),

где F - частота формируемой последовательности; fan - частота исходного синхросигнала;where F is the frequency of the generated sequence; fan is the frequency of the original clock signal;

(О - при логическом нуле на выходе блока 3 1 - при логической единице на выходе(О - at logical zero at the output of the block 3 1 - at logical unit at the output

блока 3.block 3.

Очевидно, что поделив сигнал на выходе мажоритарного блока 7 на можно получить на выходе устройства импульсную последовательность, соответствующую биимпульсному представлению исходного информационного сигнала от источника 1. Это обеспечиваетс  последовательным включением делител  8 и счетного триггера 9, которые в сумме создают нужный коэффи- циет делени .Obviously, by dividing the signal at the output of the majority block 7 by the device, a pulse sequence corresponding to the bi-pulse representation of the original information signal from source 1 can be obtained. This is ensured by the sequential switching on of the divider 8 and the counting trigger 9, which together create the desired division ratio.

2525

30thirty

Задержка исходного информационного сигнала в блоке 3 заставл ет делитель 8 посто нно «опаздывать со сменой частоты выходного сигнала. Как видно из фиг. 2з (первый каскад делител ) и фиг. 2и (второй каскад делител ), изменени  частоты формируемых импульсных последовательностей происход т с запаздывани ем по отнощению к исходному информационному сигналу на врем  задержки блока 3 (в данном случае, равное периоду исходного синхросигнала). Это запаздывание приводит к тому, что фаза последовательности импульсов на выходе счетного триггера 9 мен етс  не скачками, а через некоторое промежуточное значение (фиг. 2/с, защтрихованные импульсы). Сигнал , полученный на выходе счетного триггера 9, соответствует биимпульсному представ- 40 лению исходного информационного сигнала, причем главна  смена фазы обеспечивает заданную достоверность передачи.The delay of the original information signal in block 3 causes divider 8 to constantly be late with a change in the frequency of the output signal. As can be seen from FIG. 2c (first stage divider) and FIG. 2i (the second stage of the divider), changes in the frequency of the generated pulse sequences occur with a delay in relation to the original information signal by the delay time of block 3 (in this case, equal to the period of the original clock signal). This delay leads to the fact that the phase of the pulse sequence at the output of the counting flip-flop 9 does not change irregularly, but after a certain intermediate value (Fig. 2 / s, the locked pulses). The signal received at the output of the counting trigger 9 corresponds to the bi-pulse representation of the original information signal, with the main phase change ensuring the specified reliability of the transmission.

Как видно из фиг. 2д, импульсы, формируемые на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 и поступающие на R-вход делител  8, не оказывают вли ни  на его работу, когда они присутствуют в моменты циклического обнулени  разр дов делител  8, т. е., когда цикл работы делител  8 совпадает с фазой входной информации.As can be seen from FIG. 2e, the pulses generated at the output of the EXCLUSIVE OR 6 element and arriving at the R-input of the divider 8 do not affect its operation when they are present at the moments of cyclic zeroing of the divider 8 bits, i.e., when the divider 8 cycle of operation coincides with the phase of input information.

4545

на выходе мажоритарного блока 7 импульс- Иначе происходит при их рассинхронизацииat the output of the majority block 7 pulse- Otherwise occurs when they are out of sync

ной последовательности переменной частоты (фиг. 2 ж). Фаза и длительность формируемых импульсов совпадает с фазой и длительностью синхросигнала от источника 2. Частота , формируемой последовательности равна частоте синхросигнала в интервалах, когда уровень сигнала на выходе блока 3 соответствует логической единице и вдвое меньше при логическом нуле. Таким образом.variable frequency variable sequences (Fig. 2 g). The phase and duration of the generated pulses coincides with the phase and duration of the sync signal from source 2. The frequency of the generated sequence is equal to the frequency of the sync signal at intervals when the signal level at the output of block 3 corresponds to a logical one and is half as long at a logical zero. In this way.

(начальный участок диаграммы фиг. 2ж), когда делитель 8 принудительно сбрасываетс  в «О, что обеспечивает требуемую синхронность работы счетчика и поступлени  входных данных, а в конечном итоге - 55 возможность работы с асинхронной входной информацией.(the initial part of the diagram of Fig. 2g), when divisor 8 is forcibly reset to "O", which ensures the required synchronism of the counter and incoming data, and ultimately 55 the ability to work with asynchronous input information.

Согласующий блок 10 обеспечивает преобразование электрических параметров передаThe matching unit 10 provides for the conversion of electrical parameters

на выходе мажоритарного блока 7 формируетс  импульсна  последовательность, закон изменени  частоты которой можно представить выражениемat the output of the majority block 7 a pulse sequence is formed, the law of which frequency change can be represented by the expression

. FJf(l+D),. FJf (l + D),

где F - частота формируемой последовательности; fan - частота исходного синхросигнала;where F is the frequency of the generated sequence; fan is the frequency of the original clock signal;

(О - при логическом нуле на выходе блока 3 1 - при логической единице на выходе(О - at logical zero at the output of the block 3 1 - at logical unit at the output

блока 3.block 3.

Очевидно, что поделив сигнал на выходе мажоритарного блока 7 на можно получить на выходе устройства импульсную последовательность, соответствующую биимпульсному представлению исходного информационного сигнала от источника 1. Это обеспечиваетс  последовательным включением делител  8 и счетного триггера 9, которые в сумме создают нужный коэффи- циет делени .Obviously, by dividing the signal at the output of the majority block 7 by the device, a pulse sequence corresponding to the bi-pulse representation of the original information signal from source 1 can be obtained. This is ensured by the sequential switching on of the divider 8 and the counting trigger 9, which together create the desired division ratio.

с with

5five

00

Задержка исходного информационного сигнала в блоке 3 заставл ет делитель 8 посто нно «опаздывать со сменой частоты выходного сигнала. Как видно из фиг. 2з (первый каскад делител ) и фиг. 2и (второй каскад делител ), изменени  частоты формируемых импульсных последовательностей происход т с запаздыванием по отнощению к исходному информационному сигналу на врем  задержки блока 3 (в данном случае, равное периоду исходного синхросигнала). Это запаздывание приводит к тому, что фаза последовательности импульсов на выходе счетного триггера 9 мен етс  не скачками, а через некоторое промежуточное значение (фиг. 2/с, защтрихованные импульсы). Сигнал , полученный на выходе счетного триггера 9, соответствует биимпульсному представ- 0 лению исходного информационного сигнала, причем главна  смена фазы обеспечивает заданную достоверность передачи.The delay of the original information signal in block 3 causes divider 8 to constantly be late with a change in the frequency of the output signal. As can be seen from FIG. 2c (first stage divider) and FIG. 2i (the second stage of the divider), the changes in the frequency of the generated pulse sequences occur with a delay in relation to the original information signal by the delay time of block 3 (in this case, equal to the period of the original clock signal). This delay leads to the fact that the phase of the pulse sequence at the output of the counting flip-flop 9 does not change irregularly, but after a certain intermediate value (Fig. 2 / s, the locked pulses). The signal received at the output of the counting trigger 9 corresponds to the bi-pulse representation of the original information signal, with the main phase change ensuring the specified reliability of the transmission.

Как видно из фиг. 2д, импульсы, формируемые на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 и поступающие на R-вход делител  8, не оказывают вли ни  на его работу, когда они присутствуют в моменты циклического обнулени  разр дов делител  8, т. е., когда цикл работы делител  8 совпадает с фазой входной информации.As can be seen from FIG. 2e, the pulses generated at the output of the EXCLUSIVE OR 6 element and arriving at the R-input of the divider 8 do not affect its operation when they are present at the moments of cyclic zeroing of the divider 8 bits, i.e., when the divider 8 cycle of operation coincides with the phase of input information.

5five

Иначе происходит при их рассинхронизации Otherwise happens when they are out of sync

Иначе происходит при их рассинхронизацииOtherwise happens when they are out of sync

(начальный участок диаграммы фиг. 2ж), когда делитель 8 принудительно сбрасываетс  в «О, что обеспечивает требуемую синхронность работы счетчика и поступлени  входных данных, а в конечном итоге - возможность работы с асинхронной входной информацией.(the initial part of the diagram of Fig. 2g), when divider 8 is forcibly reset to "O", which ensures the required synchronism of the counter and incoming data, and ultimately the ability to work with asynchronous input information.

Согласующий блок 10 обеспечивает преобразование электрических параметров передаваемого сигнала к виду, приемлемому дл  передачи в канал св зи.The matching unit 10 converts the electrical parameters of the transmitted signal to a form acceptable for transmission to the communication channel.

Claims (1)

Формула изобретени Invention Formula Устройство передачи двоичных сигналов , содержащее источник цифровых сигналов , источник синхросигналов, первый, второй блоки задержки, первый счетный триггер , выход которого соединен с входом согласующего блока, выход которого  вл етс  выходом устройства, отличающеес  тем, что, с целью передачи асинхронных сигналов , введены второй счетный триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и делитель частоты, причем выход источника цифровых сигналов через последовательно соединенные первый и второй блоки задержки соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого блока задержки и первым входом мажоритарного блока, второй вход которого соединен с выходом источника синхросигнала и С-входом-второго счетного триггера, R-вход, и выход которого соединены соответственно с выходом ис- точника цифровых сигналов, и третьим входом мажоритарного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с R- входом делител  частоты, С-вход которого соединен с выходом мажоритарного блока, а выход - с входом первого счетного триггера.A binary signal transmission device containing a digital signal source, a clock source, the first, second delay blocks, the first counting trigger, the output of which is connected to the input of the matching unit, whose output is the output of the device, characterized in that, in order to transmit asynchronous signals, a second counting trigger, an EXCLUSIVE OR element and a frequency divider, the output of the digital signal source being connected through the first and second delay units connected in series to the first input of the AND element KEY OR, the second input of which is connected to the output of the first delay unit and the first input of the majority unit, the second input of which is connected to the output of the clock source and the C input of the second counting trigger, the R input, and the output of which are connected respectively to the output of the digital source signals, and the third input of the majority block, the output of the EXCLUSIVE OR element is connected to the R-input of the frequency divider, the C-input of which is connected to the output of the majority block, and the output to the input of the first counting trigger. 3 rin rbJTJiJiJirmJiimju3 rin rbJTJiJiJirmJiimju K|JK | J J li LJJ LjJSSJ li LJJ LjJSS Фиг. 2FIG. 2
SU874292249A 1987-07-30 1987-07-30 Device for transmitting binary signals SU1467782A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874292249A SU1467782A1 (en) 1987-07-30 1987-07-30 Device for transmitting binary signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874292249A SU1467782A1 (en) 1987-07-30 1987-07-30 Device for transmitting binary signals

Publications (1)

Publication Number Publication Date
SU1467782A1 true SU1467782A1 (en) 1989-03-23

Family

ID=21322476

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874292249A SU1467782A1 (en) 1987-07-30 1987-07-30 Device for transmitting binary signals

Country Status (1)

Country Link
SU (1) SU1467782A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1100749, кл. Н 04 L 25/49, 1983. *

Similar Documents

Publication Publication Date Title
SU1467782A1 (en) Device for transmitting binary signals
SU1215185A1 (en) Synchronizing device with phase-lock control
SU1288928A1 (en) Device for transmission of phase-shift keyed signal
SU1515379A1 (en) Device for shaping bipulse signal
SU1100749A1 (en) Device for transmitting binary signals
SU1510105A1 (en) Data transceiver
SU1506504A2 (en) Frequency multiplier
KR0174158B1 (en) Gap-clock generator
SU1566358A2 (en) Device for interfacing computer and tape recorder
SU873421A1 (en) Multi-channel device for receiving noise-like signals
SU1753615A1 (en) Device for transmission of information
SU1411994A1 (en) Code transmission device
SU684758A1 (en) Arrangement for synchronizing by cycles
SU565408A1 (en) Relative phase manipulations signals receiver
SU1285481A1 (en) Device for generating modulo 3 convolution
SU1762418A1 (en) Device for transmitting and receiving binary signals
SU1665516A1 (en) Device for asynchronous delta-modulated signals relaying
SU1649676A1 (en) Code converter
SU758533A1 (en) Pulsed system for transmitting binary signals
RU1793452C (en) Device for information transmission
KR950001927B1 (en) Circuit for detecting digital data synchronous signal
SU1439611A1 (en) Device for interfacing computer with subscriber through telegraph channel
SU1361555A1 (en) Signature analyzer
SU1706050A1 (en) Device for forming frequency-shift signals
SU1145473A1 (en) Frequency modulator