SU565408A1

SU565408A1 - Relative phase manipulations signals receiver

Info

Publication number: SU565408A1
Application number: SU7602315589A
Authority: SU
Inventors: Юрий Михайлович Елисеев
Original assignee: Предприятие П/Я Г-4812
Priority date: 1976-01-19
Filing date: 1976-01-19
Publication date: 1977-07-15

Description

1one

Изобретение относитс к электросв зи и может использоватьс дл приема сигналов относительной фазовой манипул ции.The invention relates to telecommunications and can be used to receive relative phase shift signals.

Известен приемник сигналов относительной фазовой манипул ции, содержащий последевательно соединенные усилитель-ограничитель и блок выделени опорного колебани , выходы которого подключены к двум параллельным цеп м, состо щим из последовательно соединенных фазовращател , сумматора по модулю «два, элемента И, двоичного счетчика , выходы которых соединены с входами дешифратора , а выход соответствующего элемента И через дополнительный двоичный счетчик подключен к входу дополнительного сумматора но модулю «два, выход которого соединен с входом первого клапана непосредственно , а с входом второго клапана - через инвертор, ири этом выход усилител -ограничител подключен к вторым входам сумматора по модулю «два 1J.A receiver of relative phase shift keying signals is known, which contains successively connected amplifier-limiter and a reference oscillator block, whose outputs are connected to two parallel circuits consisting of a series-connected phase rotator, modulo-two, and I, binary counter, outputs of which connected to the inputs of the decoder, and the output of the corresponding element And through an additional binary counter connected to the input of the additional adder but the module "two, the output of which It is connected with the input of the first valve directly, and with the input of the second valve through an inverter, and the output of the amplifier-limiter is connected to the second inputs of the modulo “two 1J.

Однако известный приемник имеет низкую помехоустойчивость вследствие малой точности тактовой синхронизации.However, the known receiver has low noise immunity due to low clock synchronization accuracy.

С целью повышени номехоустойчивости в предлагаемый приемник сигналов относительной фазовой манипул ции введены два элемента задержки, делитель частоты, нервый триггер и последовательно соединенные дополнительный инвертор, второй триггер и In order to increase the Nomechina resistance, two delay elements, a frequency divider, a nerve trigger and a series-connected additional inverter, a second trigger and

блок выделени знакоперемен, выход которого соединен с управл ющими входами клапанов , выход последних через делитель частоты подключены к управл ющим входам двоичных счетчиков, дешифратора и второго триггера , второй вход которого соединен с выходом соответствующего двоичного счетчика, причем выход делител частоты подключен через элементы задержки к входам первого триггера, выход которого соединен с управл ющим входом дополнительного двоичного счетчика, а второй вход дополнительного сумматора но модулю «два и вход дополнительного инвертора соединены с выходом соответствующего двоичного счетчика.the selection block of the alternating signal whose output is connected to the control inputs of the valves, the output of the latter through a frequency divider is connected to the control inputs of binary counters, a decoder and a second trigger, the second input of which is connected to the output of the corresponding binary counter, and the output of the frequency divider is connected via delay elements to the inputs of the first trigger, the output of which is connected to the control input of the additional binary counter, and the second input of the additional adder but the module "two and the input additional second inverter connected to the output of the respective binary counter.

На чертеже изображена структурна электрическа схема предложенного приемника.The drawing shows a structural electrical circuit of the proposed receiver.

Приемник содержит последовательно соединенные усилитель-ограничитель 1 и блок выделени 2 опорного колебани , выходы которого подключены к двум параллельным цеп м , состо щим соответственно из .последовательно соеднненных фазовращателей 3, 4, сумматоров по модулю «два 5, 6, элементов И 7, 8 и двоичных счетчиков 9, 10, выходы которых соединены с входами дещцфратора 11, а выход элемента И 8 через дополнительный двоичный счетчик 12 подключен к входу дополннтельного сумматора 13 по модулю «два, соедииенпого выходом с входом первого клапана 14 непосредственно, а с входом второго клапана 15 - через инвертор 16, при этом выход усилител -ограничител 1 подключен к вторым входам сумматоров 5, 6 по модулю «два.The receiver contains a series-connected limiting amplifier 1 and a selection unit 2 of the reference oscillation, the outputs of which are connected to two parallel circuits, consisting respectively of successively connected phase shifters 3, 4, modulators, two 5, 6, And 7, 8 elements and binary counters 9, 10, the outputs of which are connected to the inputs of the gateway 11, and the output of the element And 8 through an additional binary counter 12 is connected to the input of the additional adder 13 modulo two, connected to the output of the first valve 14 dstvenno and to the input of the second valve 15 - 16 via the inverter, the output of limiting amplifier 1 is connected to the second inputs of the adders 5, 6 modulo "two.

Кроме того, приемник содержит два элемента задержки 17 и 18, делитель 19 частоты, первый триггер 20 и носледовательно соединенные дополнительный инвертор 21, второй триггер 22 и блок 23 выделени знакоперемен , выход которого соединен с управл ющими входами клапанов 14 и 15, выходы последних через делитель 19 частоты подключены к управл ющим входам двоичных счетчиков 9, 10 дешифратора И и второго триггера 22, второй вход которого соединен с выходом двоичного счетчика 10, причем выход делител 19 частоты подключен через элементы задержки 17, 18 к входам первого триггера 20, выход которого соединен с управл ющим входом дополнительного двоичного счетчика 12, а второй вход дополнительпого сумматора 13 по модулю «два и вход дополнительного инвертора 21 соединены с выходом двоичного счетчика 10.In addition, the receiver contains two delay elements 17 and 18, a frequency divider 19, a first trigger 20, and subsequently connected an additional inverter 21, a second trigger 22, and an alternator 23, the output of which is connected to the control inputs of the valves 14 and 15, the outputs of the latter through frequency divider 19 is connected to control inputs of binary counters 9, 10 of the decoder And and the second trigger 22, the second input of which is connected to the output of binary counter 10, and the output of frequency divider 19 is connected via delay elements 17, 18 to inputs n The first trigger 20, the output of which is connected to the control input of the additional binary counter 12, and the second input of the additional adder 13 modulo two and the input of the additional inverter 21 are connected to the output of the binary counter 10.

Устройство работает следующим образом.The device works as follows.

Импульсы с выхода элемента И 8 подаютс на вход двоичного счетчика 12 последовательного действи . Интервал его счета задаетс сигналом сброса, поступающим на управл ющий вход с триггера 20, запускаемого имнзльсом окончани дополнительного интервала интегрировани с элемента задержки 17 и сбрасываемого импульсом начала этого интервала с элемента задержки 18. Импзльсы с выхода двоичпого счетчика 12 подаютс на сумматор 13 по модулю «два, на второй вход которого подаетс сигнал с выхода двоичного счетчика 10, где производитс перемножение знаков основного и дополнительного интервала .The pulses from the output of the element And 8 are fed to the input of the binary counter 12 of sequential action. Its counting interval is defined by a reset signal, which arrives at the control input from trigger 20, triggers the end of the additional integration interval from delay element 17 and is reset by the pulse of the start from delay element 18. The impulses from the output of binary counter 12 are fed to adder 13 modulo two, to the second input of which a signal is output from the output of the binary counter 10, where the multiplication of the signs of the main and additional spacing is performed.

Наличие или отсутствие импульсов одновременно на обоих входах сумматора 13 по модулю «два соответствует одноименным знакам основного и донолнительного интегралов, при этом с выхода инвертора 16 выдаетс импульс - положительное рассогласование. Наличие импульса только на одном из входов сумматора 13 по модулю «два соответствует разным знакам основного и дополнительного интегралов, при этом с выхода сумматора 13 по модулю «два выдаетс импульс - отрицательное рассогласование. Сигналы с выхода сумматора 13 по модулю «два подаютс на клапан 14 в качестве сигнала управлени по первому каналу управлени делителем 19, а те же сигналы через инвертор 16 подаютс на клапан 15 в качестве сигнала управлени по второму каналу. Прохождение импульсов через клапаны 14, 15 на делитель 19 разрешаетс соответствующим сигналом только приThe presence or absence of pulses at the same time at both inputs of the adder 13 modulo two corresponds to the same-named signs of the main and additional integrals, and a pulse — a positive error — is output from the output of the inverter 16. The presence of a pulse on only one of the inputs of the adder 13 modulo two corresponds to different signs of the main and additional integrals, while from the output of the adder 13 modulo two a pulse is output - a negative error. Modulo two signals from the output of the adder 13 are fed to the valve 14 as a control signal through the first control channel of the divider 19, and the same signals through the inverter 16 are fed to the valve 15 as a control signal through the second channel. The passage of pulses through valves 14, 15 to divider 19 is allowed by the corresponding signal only when

наличии знакоперемены в смежных посылках демодулированного сигнала с выхода триггера 22, определ емой блоком 23 выделени знакоперемен. Импульсы управлени с клаианов 14, 15 подаютс на управл ющие входы делител 19, измен соответствующим образом коэффициент его делени (например, путем вставлени и выбивани и.мпульсов частоты местного генератора) и тем самым корректиру его фазу.the presence of alternating signs in adjacent premises of the demodulated signal from the output of flip-flop 22, determined by the block 23 of demarcating alternating signs. The control pulses from the clauses 14, 15 are applied to the control inputs of the divider 19, changing its division factor accordingly (for example, by inserting and knocking out the frequency impulses of the local oscillator) and thereby correcting its phase.

Использование предлагаемого устройства позвол ет за счет увеличени точности тактовой синхронизации повысить помехоустойчивость дискретного приемника сигналов относительной фазовой манипул ции, что, в свою очередь, позвол ет практически выполнить его на элементах цифровой техники.The use of the proposed device allows, by increasing the accuracy of clock synchronization, to increase the noise immunity of a discrete receiver of signals, relative phase shift keying, which, in turn, makes it possible to practically perform it on elements of digital technology.

Claims

1. US Patent 3,729,684, Cl. 329-104, 03.24.73.