SU651413A1 - Устройство дл управлени замещением информации - Google Patents

Description

(54) УСТРОЙСТВО дл  УПРАВЛЕНИЯ ЗАМЕЩЕНИЕМ ИНФОРМАЦИИ

Изобретение относитс .к вычислительной , технике, предназначено дл  управлени  замен1ением информации в виртуальной нам ти муу11)Тнпр( раммн1,1х вычнс,11ите.:1ьны.х систем. Известны устройства дл  управленн  замещением информации между дву.м  уровн ми пам ти, например между внешним запомина1он1и .м устро,йством (ВЗУ) большой емкости и оперативным заиоминающим устройством (ОЗУ) системы, при дииамнческом распределении ресурсов ОЗУ. Одно из таких устройств соде)жит специализированное ЗУ дл  хранени  управл юншх c.;ioB (УС) информационных одулей (элемент1 1 таблицы страниц, или сегментов ), входной регистр, выходной регистр и логический блок, присваивающий приоритеты информационным модул м, которые используютс  при замепхепии информации I Однако у этого устройства вследствие очень обмена информацией между ОЗУ и ДЗУ сннжаетс  производительность нроцессора. а следовательно, н системы в це;1ом. Наиболее близко к предлагаемому устройство дл  управлени  замещением информации , которое содержит специализированное ассоциативное ЗУ, общие входные шины которого соединены е выходами входного ретистра ассоциативного ЗУ и регистра маски, входы которых соединены с выходами соответствующих регистров констант и входного регистра устройства, выходы ассоциативных элементов пам ти через индикаторы совпадени  подключены к соответствующим входам блока местного управлени  ассоциатнвным ЗУ и входам общего элемента ИЛИ, выходы блока местного управлени  соединены с управл ющими входами ассоциативных запоминающих элементов, а выходные тины ассоциативного 3V соединены со входами выходного регистра. Кроме юго, в устройстве содержатс  необходимые дл  согласованных св зей между блоками элементы задержки, элементы И, ИЛИ, НЕ и элементы запрета 2. Этому устройству присуц.1и значительна  интенсивность замещений и низкое быстродействие. Значительна  интенсивность замещени  обусловлена тем, что в бит использовани  УС вновь поступившего в ОЗУ модул-  записываетс  единица, что ставит этот модуль в наилучшее положение пр сравнению с модул ми,; использующими при замещений. Низкое же быстродействие устройства определ етс  последовательной его организацией, что не позвол ет обрабатывать обращени  параллельно при замещении модулей. Цель изобретени  - повышение быстродействи  и упрощение устройства. Поставленна  цель достигаетс  тем, что в устройство дл  управлени  замещением информации, содержащее ассоциативное запоминающее, устройство, выходы ассоциативных элементов пам ти которого соединены со входами соответствующих индикаторов совпадени , выходы которых соединены с соответст1вующими входами общего элемента ИЛИ и блока управлени , выходы которого соединены с управл ющими входами ассоциативных элементов пам ти, соответствующие входные щины ассоциативных элементов пам ти соединены с выходами входного регистра ассоциативного запоминающего устройства и регистра маски, информационные входы которых подсоединены через ключи к выходам, соответствующих регистров констант и входного регистра устройства , входы которого  вл ютс  входом устройства, причем один из входов устройства соединен с управл ющим входом ключей второго регистра констант, выходные щины элементов Пам тй ассоциативного запоминающего устройства соединены с информационными входами выходного регистра, соответствующие выходы которого  вл ютс  выходом устройства, а выход старщего разр да входного регистра ассоциативного запоминающего устройства соединен с управл ющим входом блока управлени , введены элементы задержки, элементы И, элементы ИЛИ, инверторы, ключи, элементы запрета и регистр сдвига, информационные входы которого соединены с соответствующими выходными щинами ассоциативнь1х элементов пам ти, а информационные выходы - со входами ключей регистра сдвига, выход общего элемента ИЛИ соединен со входами первого, второго и третьего элементов И и - через первый инвертор - со входами четвертогог , п того и щестого элементов И, выход первого элемента И соединен со входом первого элемента запрета и со входом сдвига влево регистра сдвига, выход пербого элемента запрета - со входом первого элемента задержки, выход которого соединен со входом первого элемента ИЛИ, второго элемента задержки, седьмого и восьмого элементов И, выход первого элемента ИЛИ соединен с управл ющим входом ключей регистра сдвига, вход первого элемента запрета - с выходом старщего разр да регистра сдвига, выход младщего ра зр да которого соединен через второй инвертор со входом третьего элемента задержки; управзадержки соединен со входами щестого элемента ИЛИ и п того элемента задержки, выход второго элемента запрета через щестой элемент задержки - со входами второго, щестого и седьмого элементов ИЛИ и седьмого элемента задержки, выход которого соединен со входом восьмого элемента задержки и со входом сдвига вправо регистра сдвига, выход восьмого элемента задержки св зан со входами первого элемента ИЛИ

СО, входами третьего и дес того элементов ИЛИ, п тнадцатого элемента задержки, с управл ющим входом ключа старщего разр да входного регистра устройства и с первым управл ющим входом блока управлени ; выход п тнадцатого элемента задержки соединен со входом четвертого элемента ИЛИ И через щестнадцатый элемент задержки - со входом п того элемента ИЛИ, выходы старщего разр да входного регистра устройства и выходного регистра л ющий вход ключей второго регистра констант соединен со входами четвертого элемента задержки, второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с управл ющим входом, ключей первого регистра констант, выход третьего элемента ИЛИ соединен с управл ющим входом ключей младщих разр дов входного регистра устройства, выход п того элемента задержки - совходами первого и iiiecToro элементов И, выход второго элемента задержки - со входами четвертого элемента ИЛИ и второго элемента запрета, другой вход которого соединен со входом п того элемента ИЛИ и выходом третьего элемента задержки; выход четвертого элемента дев того элемента задержки и с управл ющими входами ключей соответствующих разр .дов выходного регистра, выход дев того элемента задержки - со входом четвертого элемента ИЛИ, выход п того элемента ИЛИ - со входами второго, седьмого и восьмого элементов ИЛИ и дес того элемента задержки, выход которого соединен со входом щестого элемента ИЛИ; выход щестого элемента И Соединен со входами седьмого и восьмого элементов ИЛИ, одиннадцатого элемента задержки и с управл ющим входом ключей п того регистра констант, выход одиннадцатого элемента задержки - со входом- щестого элемента ИЛИ и через двенадцатый элемент задержки - со входами третьего и п того эле.ментов И, выход п того эле.мента И - со входами седьмого и восьмого элементов ИЛИ, с управл ющим входом ключей четвертого регистра констант и со входом тринадцатого элемента задержки, выход ко-, торого соединен со входом щестого элемента ИЛИ ичерез четырнадцатый элемент задержки - со входом второго элемента И; выходы второго и третьего элементов И соединены со входами дев того Элемента ИЛИ, выход которого соединен соединены со входами третьего элемента запрета , выход которого св зан со входом седьмого элемента И и через третий инвертор - со входом восьмого элемента И, выход которого соединен со входом второго элемента ИЛИ, а выход седьмого элемента И - со входом дев того элемента И, другой вход которого соединен с выходом старшего разр да входного регистра устройства; , выход дев того элемента И соединен со входом старшего разр да входного регистра ассоциативного запоминающего устройства , выход дес того элемента ИЛИ - с управл ющим входом ключей седьмого регистра констант, выход восьмого элемента ИЛИ - с управл ющим входом клюмер шестого регистра констант, выход седьмого элемента ИЛИ - с управл ющим входом ключей третьего регистра констант, выходы четвертого и шестого элементов ИЛИ соединены соответственно со входами записи и .считывани  блока управлени , выход четвертого элемента И соединен со вторым управл ющим входом блока управлени , со входами второго, седьмого и дес того элементов ИЛИ и через семнадцатый элемент задержки - чо входом восьмого элемента ИЛИ, а выход дес того элемента задержки через восемнадцатый элемент задержки - со входом четвертого элемента И. В регистрах ассоциативного ЗУ хран тс  УС информационных модулей, формат которых содержит два пол  А и R. Поле А состоит из одного бита информации, который устанавливаетс  в единицу при изменении содержимого соответствующего модул . Поле R состоит из К битов, R (п ..-.Гц), где К - параметр выбранной стратегии замещени  модулей. Выбранной стратегией замещени  определ етс  также через число УС, имеющих одинаковые коды в поле R. Структурна  схема устройства показана на фиг. I, алгоритм его работы - на фиг. 2. Устройство содержит ассоциативное ЗУ, каждое УС которого состоит из ассоциативных элементов пам ти 1-8 и соответствующих им элементов оперативной пам ти 9-16. В элементы . ассоциативной пам ти 1-8 записывают метку А, ранг модул  К и им  модули (виртуальный адрес), в элементы пам ти 9-16 - физические адреса модулей, размещенных во внутренней пам ти системы. Указанным элементам ассоциативного ЗУ соответствуют соединеннь1е с ними элементы 17-19 входного регистра ассоциативного ЗУ дл  хранени  кодов, опроса и записи , .а также элементы 20-22 регистра маски дл  хранени  констант маскировани  MI , Мг и Мз соответственно, хран щихс  в первом 23, втором 24 и третьем 25 регистрах констант, которые через ключи 26-28 соединены с соответствующими входами регистра маски. Имена модулей (например, виртуальные адреса страниц), к которым происход т обращени  в ходе вычислительного процесса, подаютс  по входным шиНам 29 на входной регистр устройства, содержащий элементы 30 и 31 дл  записи соответственно имени модул  и метки А изменени  его содержимого . Через одну из щин 29 подаетс  единичный управл ющий сигнал, обеспечивающий обработку содержимого элементов пам ти ассоциативного ЗУ и входного регистра устройства. Устройство содержит также элементы ИЛИ 32, И 33, индикаторы совпадени  34- 41 (каждый из которых выполнен, например, на триггере); индикатор совпадени  включаетс  при равенстве кода, содержащегос  на незамаскированных поэ ици х элемента ассоциативной пам ти, коду, записанному на соответствующих элементах входного регистра ассоциативного ЗУ. Выходные сигналы индикаторов 34-41 подаютс  на блок управлени  42 ассоциативного ЗУ (он выполнен по известной схеме и потому не раскрываетс ), имеющий входы команд записи 43 и считывани  44, подаваемые через элементы ИЛИ 45 и 6. В частности, команда на считывание может подаватьс  через элемент задержки 47 от входных шин 29 при поступлении в устройство нового запроса (имени модул  пам ти). Во всех описываемых ниже операци х имеетс  в виду, что выполнению микрокоманд «Запись и «Считывание всегда предществует выполнение микрокоманды .«Опрос, обеспечиваемое блоком управлени  42. Содержимое элементов ассоциативной пам ти 1-8 и элементов пам ти 9--16 при разрешении считывани  из блока управлени  42 считываетс  на элементы 48-51 выходного регистра, служащие дл  записи в них кодов А и R (г1...Гц), имени модул  и физического адреса модул  соответственно . Элементы 49 выходного регистра образуют регистр сдвига (влево и вправо). Импульс сдвига вправо формируетс  общим элементом ИЛИ 52 (анализирующим наличие хот  бы одной единицы среди выходных сигналов индикаторов 34-41) и элементом И 53, на который подаетс  единичный управл ющий сигнал с шин 29, задержанный на два такта на элементах задержки 47 и 54. Содержимое элемента 49 выходного регистра переписываетс  в 18 входного регистра ассоциативного ЗУ через ключи 55 по сигналу с элемента задержки 56, с выхода которого сигнал подаетс  также через элементы задержки 57 и ИЛИ 45 на вход 43 команды записи блока 42. В состав устройства вход т также элемент запрета 58, предназначенный дл  анализа содерж имого метки :А на элементе 31 входного регистра устройства; елементы И 59, НЕ 60, элементы задержки 61-63, ИЛИ 64, ключи 65, 66, элементы задержки 67, И 68, элементы запрета 69, НЕ 70, элемент запрета 72, шестой регистр константы 73 (дл  хранени  кода «00...О), ключ 74, элемент ИЛИ 75, элемент задержки 76, элемент И 77, НЕ 78, элемент задержки 79, ключ 80, седьмой регистр константы 81 (дл  хранени  кода «00...01), элемент И 82, ключ 83, п тый регистр кодсханты 84 (дл  хранени  одноразр дного кода «О), элемент ИЛИ 85, элементы задержки 86, И 87, элемент задержки 88, блок метки 89 (вход щий в состав блока 42 местного управлени  и выполненный по известной схеме , представл ющей собою цепочку последовательно соединенных элементов И, управл емых сигналами с индикаторов совпадени  34-41; сигнал по цепочке элементов И проходит до ближайшего элемента И, запираемого сигналом с включенного индикатора , где фиксируетс  триггером, что и соответствует новому положению указ ател  метки); ключи 90 и 91, элементь ИЛИ 92 и 93, элементы задержки 94 и 95, элементы ИЛИ 96, И 97, элемент И 98, четвертый регистр константы 99 (дл  хранени  одноразр дного кода(«1), элемент задержки 100, элемент И 101, элемент задержки 102, элемент ИЛИ 103, элемент задержки 104. Элементам задержки 56, 57, 71, 47 54 61, 62, 63, 67, 76, 86, 88, 100, 102, 94, 95, 104, 79 соответственно первый - восемнадцатый элементы задержки в формуле изобретени , элементам И 53, 101, 87, 77, 97, 82, 68, 33, 59 соответствуют первый - дев тый элементы И, элементам ИЛИ 64, 32 92, 45, 96, 46, 75, 85, 103, 93 соответствуют первый - дес тый элементы ИЛИ, элементам НЕ (инверторам 78, 70, 60 соответствуют первый - третий элементы НЕ (инверторы), элементам запрета 69, 72, 58 соответствуют первый - третий элементы запрета. Устройство работает следующим образом Им  модул  пам ти, к которому произошло обращение в ходе вычислительного процесса , подаетс  по щинам 29 на элементы 30 входного регистра устройства. С элементов 30 им  модул  через ключи 91. поступает на элементы 19 входного регистра ассоциативного ЗУ дл  опроса соответствующих регистров 1-8; управл ющий сигнал, поступающий через те же шины 29, открывает ключи 26, через элемент ИЛИ 32 и ключи 27; константы маскировани  с регистров 23, 24 поступают на элементы 20, 21 регистра маски (первый такт работы устройства). Таким образом, опрос ассоциативных элементов выполн етс  только по  ем их позици м , в которых записаны имена модулей пам ти; содержимое элементов 17, 18 входного регистра ассоциативного ЗУ может быть любым (в том числе нулевым), так как соответствующие позиции А и R «(п , Гк) элементов 1-8 замаскированы сигналами с регистров 23, 24.. Пусть, например, им  модул , поступившее на элементы 19 входного регистра ассоциативного ЗУ, при опросе ассоциативных элементов совпадает с именем модул , записанным в  чейке 3. Поскольку позиции А и R (п ,...Гк)  чеек были замаскированы , совпадение указанных кодов приводит ко включению индикатора совпадени  36, соответствующего  чейке 3. Задержанный на такт (на элементе задержки 47) управл ющий сигнал с щин 29 поступает во втором такте через элемент ИЛИ 46 на вход 44 как сигнал считывани . Совпадение сигнала считывани  и сигнала с индикатора 36 в блоке управлени  42 приводит к выдаче сигнала разрещени  считывани  регистра 3, и содержимое этой  чейки переписываетс  в элементы 48-50 выходного регистра, служащие, соответственно, дл  записи кодов А, R (г,... Г|) и имени модул . Одновременно при считывании содержимого регистра 3 в элементы 48-50 выходного регистра происходит считывание содержимого регистра 11 (где записан физический адрес данного модул ) в элементы 51 того же выходного регистра. Информаци  с элементов 50 и 51 выходного регистра передаетс  в устройство управлени  вычислительным процессом. Каждое обращение к модулю пам ти в ходе вычислительного процесса повыщает ранг (приоритет) этого модул ; чем больше обращений произощло к данному модулю (по сравнению с числом обращений к другим модул м), тем больше ранг этого модул . Операции увеличени  и уменьщени  рангов (т. е. чисел, соответ ствующих номеру ранга) требуют в общем случае реализации операций сложени  и вычитани . Если этк операции реализуютс  над кодами , хран щимис  в ассоциативных элементах , продолжительность выполнени  пропорционально разр дности кодов, а управление устройством значительно усложн етс  из-за необходимости подачи и хранени  микропрограмм, арифметических операций и управлени  микропрограммами этих операций . Если указанные операции выполн ютс  над кодами, считанными из ассоциативных элементов, например, на выходном регистре , последний должен быть выполнен суммирующим (что ведет к усложнению его и устройства в целом), а врем  выполнени  операций пропорционально разр дности ран га R (г, ,...г). Принцип выполнени  операций над рангами , используемый в предложенном устройстве , позвол ет избежать увеличени  аппаратурных затрат и достичь максимального быстродействи : врем  выполнени  операции увеличени  или уменьшени  ранга равно одному такту тактовой частоты независимо от разр дности кода R (пг) или его конкретного значени . Достигаетс  это тем, что номер ранга п задаетс  кодом, содержащим п единиц подр д, начина  с младшего разр да. Например, при К 8 ранг с номером «четь1ре задаетс  кодом «00001111, ранг с номером «восемь - кодом «111111111 и т. д.; младшему рангу соответствует как код «00000001, так и код «00000000. Тогда увеличение ранга модул , имеюш.ее место при обраш,ении к этому модулю в ходе вычислительного процесса, можно свести к сдвигу кода ранга п влево на один разр д с записью дополнительной единицы в младший разр д, а уменьшение ранга - к сдвигу кода ранга на одни разр д вправо. Например, сдвиг кода, соответствующего рангу с , номером «четыре «00001111, влево, с записью единицы в младший разр д, формирует код «00011111 (что соответствует более высокому рангу с номером «п ть); сдвиг того же кода «00001111 вправо формирует код «00000111 ( ранг с номером «три). При обращении к модулю пам ти, им  которого записано в одном из элементов ассоциативного ЗУ, ранг этого модул  увеличиваетс  следующим образом: один из индикаторов 34-41 выдает единичный сигнал на элемент ИЛИ 52; задержанный на два такта (по отношению к подаче кода на шины 29) на элементах задержки 47 и 54 управл ющий сигнал открывает в третьем такте элемент И 53, формирующий импульс сдвига (влево) содержимого элементов 49 выходного регистра. Тот же импульс, задержанный еще на такт (на элементе задержки 56) переписывает в четвертом такте код нового ранга модул  (содержимое элементов 49 выходного регистра) в элементы 18 входного регистра АП через ключи 55. Если содержимое модул  пам ти, к которому имеет место обращение, изменилось, т. е. если А 1 (содержимое элемента 31 входного регистра равно единице), а содержимое элемента 48 выходного регистра рав но нулю, срабатывает элемент запрета 58, переписывающий единицу из элемента 31 в элемент 17 входного регистра ассоциативно ЗУ через элемент И 59. При всех остальных комбинаци х содержимого элементов 31 и 48 нулевой сигнал с элемента запрета 58 инвертируетс  в единичный сигнал на элементе НЕ 60, который, проход  через элемент ИЛИ 32, переписывает маску М| через ключ 26 в элемент 20 регистра маски. Описанна  процедура работы с меткой А выполн етс  только в четвертом такте, так как выходы элементов 58 и 60 стробируютс  на элементах 33 и 68 сигналом с элемента задержки 56. В любом случае во входном регистре ассоциативного ЗУ в четвертом такте оказываетс  сформированным код вызываемого модул  пам ти по адресу, указанному индикатором (из 34-41) при опросе по имени блока; этот код записываетс  по команде записи блока управлени  42 сигналом с элемента задержки 57 через элемент ИЛИ 45 в п том такте. Поскольку в результате описанных действий увеличилс  ранг R того модул  пам ти , к которому произошло обраш.ение (до ранга 1), согласно алгоритму в обш,ем случае необходимо уменьшить ранг у какоголибо другого модул  пам ти с рангом Ri + 1 (частные, «краевые, случаи будут описаны ниже). Дл  этого сигналом с элемента задержки 57 через элемент задержки 61 (задержка на такт) маскируютс  в шестом такте элементы 17 и 19 входного регистра ассоциативного ЗУ, т. е. маски Mi и Мэ переписываютс  через ключи 26 и 28 в элементы 20 и 22 регистра маски, а повходу 44 блока 42 через элемент ИЛИ 46 инициируетс  команда считывани . В результате из ассоциативного ЗУ на выходной регистр устройства считываетс  содержимое какой-либо  чейки с признаком RO-1 в позици х Г| ,... п. Далее в .седьмом также тот же управл ющий сигнал с элемента задержки 61 через элемент задержки 62 сдвигает содержимое элементов 49 выходного регистра на один разр д вправо, т. е. уменьшает ранг выбранного модул  пам ти на единицу восьмом такте задержанный на элементе задержки 63 управл ющий сигнал переписывает содержимое элементов 48-50 выходного регистра через ключ 55 (с помощью элемента ИЛИ 64) и ключи 65, 66 в элементы 17-19 входного, регистра ассоциативного ЗУ, а задержанный на элементе задержки 57 управл ющий сигнал инициирует в дев том такте через элемент ИЛИ 45 команду записи в блоке 42; содержимое входного регистра ассоциативного ЗУ записываетс  в один- из регистров 1-8 по адресу, отмеченному соответствующим индикатором 34-41 и цепочкой очередности блока 42 при опросе по признаку + l. После этого индикаторы 34-41 сбрасываютс  (цепи сброса в устройстве не показаны ) . Предельные случаи работы устройства. 1) Если произошло обращение к модулю пам ти, имеющему высший ранг (в позици х fj ,...гц содержитс  код «1I...1), ни у какого другого модул  пам ти ранг не должен уменьщатьс . Дл  этого поиск модулей с рангом «111...1 блокируетс  сигналом со старшего (крайнего левого) разр да регистра 49, значение которого равно

единице только в том случае, когда в регистре 49 присутствует код 11...1. В этом случае подаетс  запрещающий сигнал на элемент запрета 69; тем самым блокируетс  подача управл ющих сигналов по цепочке -элементов задержки 56, 57, 61 и т. д.

2) Если произошло обращение к модулю пам ти с рангом 00...00, согласно алгоритму этому модулю присваиваетс  ранг 00...01, но происходит дополнительна  проверка на существование в АП хют  бы одного модул  с рангом 00...OQ.

Устройство при этом работает следующим образом.

Если содержимое элементов 49 выходного регистра равно 00...00, элемент НЕ70, соединенный с выходом младшего разр да элементов 49 выходного регистра, выдает сигнал «единица в течение второго такта (в следующем такте содержимое элементов 49 станет рабным (0...01). Сигнал с элемента НЕ 70  вл етс  управл ющим сигналбм дл  реализации указанной выще проверки . Этот сигнал задерживаетс  на три такта (т. е. на врем  сдвига содержимого элементов 49 на один разр д влево, переписи со входной регистр ассоциативного ЗУ и записи содержимого этого регистра в соответствующий элемент ассоциативного ЗУ с помощью элемента задержки 71), после чего с помощью элемента запрета 72 блокирует в п том такте передачу управл ющего сигнала от элемента задержки 57 к элементу задержки 61, прерыва  тем самым цепь, служащую дл  уменьшени  ранга тех модулей пам ти, которые содержат в позици х код «0...01.

Одновременно управл ющий сигнал с элемента задержки 71 переписывает (с помощью элементов ИЛИ 96, 32, 75, 85) содержимое регистра 73 константы «00...О через ключ 74 в элементы 18 в)содного регистра ассоциативного ЗУ, а маски Л) и Мз - в элементы 20 и 22 регистра маски (с помощью элемента ИЛИ 32, ключей 26 и элелемента ИЛИ 75, ключей 28).

Задержанный (с помощью элемента задержки 76) еще на такт, тот же управл юЩ .ИЙ сигнал в щестом такте через элемент ИЛИ 46 инициирует по входу 44 команду считывани  блока управлени  42.

Если в талбице, образованной элементами ассоциативного ЗУ, содержитс  хот  бы один модуль с кодом «00...О на позици х г,.Г, срабатывает хот  бы один из индикаторов 34-41, и элемент ИЛИ 52 выдает единичный сигнал. Это, однако, не приводит ни к каким преобразовани м любого кода, считанного в выходной регистр, так как сигнал с элемента ИЛИ 52 должен пройти (при каких-либо преобразовани х) через элемент И 53, а последний открываетс  лишь при сигнале с элемента задержки 54, отсутствующем в рассматриваемой ситуации (т. е. в шестом такте).

ЕСЛИ же в таблице не содержитс  ни одного модул  с кодом «00...О на позици х Г ,...Гк, то согласно алгоритму необходимо присвоить ранг «О0...0 всем модул м с рангом «00...01. Эта операци  происходит с помощью управл ющего сигнала, формируемого элементом И 77 при совпадении нулевого сигнала с элемента ИЛИ 52 (инвертированного на элементе НЕ 78) и задержанного на такт (на элементе задержки 79) управл ющего сигнала с элемента задержки 76. Сформированный в седьмом такте на выходе элемента И 77 управл ющий сигнал через элемент ИЛИ 93 открывает ключи 80 (переписыва  код «00...01 из регистра 81 константы в элементы 18 входного регистра ассоциативного ЗУ), ключ 26 (через элемент ИЛИ 32) и ключ 28 (через элемент ИЛИ 75), переписыва  маски Mi и М, в элементы 17 и 19 входного регистра ассоциативного ЗУ, он попадает на управл ющий вход блока управлени  42, который обеспечивает выполнение команды «Опрос с записью незамаскированных разр дов входного регистра ассоциативного ЗУ не в этом же (одноименном с командой «Опрос), а в следующем такте. Таким образом, в седьмом такте опращиваютс  элементы ассоциативной пам ти по коду «00...01 на позици х Г| ,...Гк, что приводит к включению индикаторов 34-41 у каждого из элементов 1-Т-8, содержащих им  модул  с рангом «00...01. Задержанный на такт на элементе задержки 104, управл ющий сигнал с элемента И 77 в восьмом такте с помощью элемента ИЛИ 85 открывает ключ 74, переписыва  константу «00...О из регистра константы 73 в элементы 18 входного регистра ассоциативного ЗУ, в этом же такте блок управлени  42 выполн ет команду «Запись по адресам, указанным индикаторами 34-41, и таким образом код «00...00 записываетс  во все элементы, содержавщие ранее код «00...01 на позици х г,...Гк.

Если же модуль пам ти, к которому произошло обращение, в таблице не содержитс , то, согласно алгоритму, должно произойти замещение модул  с рангом «00...О, содержащегос  в таблице, новым модулем.

Claims (2)

1. В случае отсутстви  в таблице имени затребованного модул  пам ти опрос элементов 1-8 по имени модул  не вызывает срабатывани  Ни одного из индикаторов 3441 , и с выходов элемента ИЛИ 52 снимает нулевой сигнал. Тогда элемент И 53 оказываетс  закрытым и, следовательно, исключаетс  передача управл ющего сигнала, обеспечивающего те действи  над рангами модулей, KOTOpbie были описаны выше.Элемент И 53 стробировалс  сигналом с элемента задержки 54 в третьем такте; этот же сигнал используетс  дл  стробировани  единичного сигнала элемента НЕ 78 при нулевом выходном сигнале элемента ИЛИ 52 ( в том же такте). Стробирование происходит с помощью элемента И 82, выходной сигнал которого в соответствии с алгоритмом обеспечивает в таблице поиск такого модул  пам ти, который содержит код «00...О на позици х п ...т г, и метку А 0. Дл  этого по сигналу с элемента И 82 через ключ 83 из регистра константы 85 переписываетс  в элемент 17 входного регистра ассоциативного ЗУ константа «нуль. Пройд  через элемент ИЛИ 85, этот же сигнал переписывает через ключи 74 из регистра константы 73 в элементы 18 входного регистра ассоциативного ЗУ константу «00...О. Через элемент ИЛИ 75 тот же сигнал подаетс  на ключи 28 и переписывает маску М из регистра константы 25 .в элементы 22 регистра маски. Таким образом,  чейки АП опрашиваютс  по коду, содержащему нули в позици х А и Г| ,...Гк с маскированием по имени модул . Задержанный на такт (на элементе задержки 86), управл ющий сигнал с элемента И 82 в четвертом такте подаетс  через элемент ИЛИ 46 на вход 44 блока уп равлени  42, иницииру  тем самым команду «Опрос - считывание. Если в таблице содержитс  хот  бы один модуль с нул ми в позици х А и Г1,...Г«, срабатывает хот  бы один индикатор 34-41, и на выходе элемента ИЛИ 52 по вл етс  едииичный сигнал, который стробируетс  на элементе И 87 управл ющим сигналом с элемента задержки 86, задержанным еще на такт элементом задержки 88. Этот сигнал разрешает (в такте) считать информацию с элементов 48, 50 и 51 выходного регистра на выходы устройства (цепь разрещени  на схеме не приведена). Этот же сигнал в том же такте подаетс  на блок метки 89, который переводит указатель метки на ту ближайшую (к предыдущей позиции метки)  чейку АП, содержимое которой считываетс  на выходной регистр устройства; выбранный из таблицы модуль замещаетс  в.таблице (и в ОЗУ), тем модулем пам ти, к которому произощлб обращение в ходе вычислительного процесса и им  которого с меткой А присутствует на входном регистре устройства. Дл  записи содержимого элементов 30 и 31 входного регистра устройства в таблицу сигнал с элемента И 87 в п том же такте переписывает содержимое этих элементов через ключ 90 и (с помощью элемента ИЛИ 92) через ключи 91 в элементы 17 и 19 входного регистра ассоциативного ЗУ, а через ключи 80 (с помощью элемента ИЛИ 93) константа «00... 01 переписываетс  из регистра константы 81 в элементы 18 входного регистра ассоциативного ЗУ. Задержанный на такт на . элементе задержки 94, управл ющий сигнал с элемента И 87 в шестом такте через элемент ИЛИ 45 инициирует по входу 43 блока 42 команду записи; таким образом, им  нового модул  пам ти вместе с меткой А и присвоенным ему рангом «00...01 записываетс  в ЗУ по адресу, указанному одним из индикаторов 34-41 и-указателем блока метки 89, т. е. в элементы, из которых считано им  модул , выводимого из ОЗУ. Новому модулю, следовательно, автоматически приписываетс  физический адрес считанного модул . Поскольку считанный из таблицы модуль мог быть единственным модулем, имеющим ранг «00...О, снова должна быть произведена проверка на существование в таблице хот  бы одного модул  с рангом «00...О. Дл  этого управл ющий сигнал с элемента задержки 94 через элемент задержки 95 (задержка еще на такт) подаетс  на элемент ИЛИ 96, обеспечива  тем самым передачу управлени  на описанные выще цепи, служащие дл  выполнени  указанной проверки . Когда в таблице нет модул  пам ти, к которому произошло обращение в ходе вычислительного процесса, а также модулей пам ти с рангом «00...О и с меткой А О, в ней заведомо содержитс  хот  бы один модуль пам ти с рангом «00...О и с меткой А I (согласно действи м алгор1,1ма, в таблице всегда находитс  хот  бы один моду ь пам ти с рангом «00... в этом случае модуль с А 1 и рангом. «00...О должен быть замещен новым модулем). Таким образом, если в-четвертом такте (во врем  действи  управл ющего сигнала с элемента задержки 86) при опросе  чеек АП кодами «О и «00...О на позици х А и Г1,...Гк не включаетс  ни один из индикаторов 34-41, элемент ИЛИ 52 выдает нулевой сигнал, который преобразуетс  в единичный сигнал элементом НЕ 78. В п том такте этот сигнал стробируетс  на элементе И 97 управл ющим сигналом с элемента задержки 88. Сформированный сигнал в том же такте переписывает через ключ 98 из регистра константы 99 константу «единица, в элемент 17 входного регистра ассоциативного ЗУ, через ключи 74 (с помощью элемента ИЛИ 85) константу «00...О из регистра константы 73 в элементы 18 входного регистра ассоциативного ЗУ, а также переписывает маску M(i через ключи 28 (с помощью элемента ИЛИ 75) в элементы 22 регистра маски; таким образом формируетс  код опроса  чеек АП со значени ми «единица на позиции А и «00...О на позици х Тот же сигнал с элемента И 97 задерживаетс  на так,т на элементе задержки 100 и в следующем, щестом, такте через элемент ИЛИ 46 и вход 44 блока уиравлени  42 инициирует команду «Опрос-считывание. Поскольку в рассматриваемом случае хот  бы один модуль пам ти (из записан-ных в таблице ) содержит коды «Ь и «00...О на позици х А и Г| ...г, срабатывает хот  бы один индикатор 34-41, и на выходе элемента ИЛИ 52 по вл етс  единичный сигнал, который стробируетс  в седьмом такте на элементе И 101 управл ющим сигналом с элемента задержки 100, задержанным еще на такт элементом задержки 102. Управл ющий сигнал с элемента И 101 подаетс  на элемент ИЛИ 103, т. е. обеспечивает выполнение тех описаннь1х выше операций , которые реализуютс  по сигналу с элемента И 87 (установка указател  метки в блоке метки 89, считывание выбранного из таблицы модул  пам ти на выходной регистр , запись содержимого элементов 30 и 31 входного регистра устройства в таблицу). Таким образом, обработка любого обращени  к таблице длитс  не более дев ти тактов , а все управление таблицей модулей пам ти выполнено на трех элементах НЕ, трех элементах запрета, дес ти элементах ИЛИ, дев ти элементах И, 18 элементах задержки; последние могут быть выполнены, например , как одноразр дные регистры сдвига ( крогйе элемента задержки 71, реализуемого как трехразр дный регистр сдвига). Эти аппаратурные затраты гораздо меньше, чем в прототипе (затраты на ассоциативную пам ть и ее управление, включа  регистры констант, в обоих устройствах практически одинаковы). Регистры констант 73, 84 и 99 могут быть исключены из устройства, так как значени  констант «О и «1 могут сниматьс  соответственно со старшего и младщего разр дов регистра констант 81 (в котором посто нно записан код «00...01, а константа «00...00 может быть сформирована по коду «00...01 инвертированием одного младщего разр да.. , Следующее обращение к устройству, т. е. подача нового кода на входной регистр устройства , может быть осуществлен только после обработки предыдущего обращени  (цепи блокировки входного регистра устройства на чертеже не показаны). Это означает , что в мультипроцессорных системах на входе устройства должна быть организована очередь за вок. Работа устройства описана в предположении , что все элементы ассоциативного ЗУ зан ты, что и BbisbiBaef замещение одних модулей пам ти другими в ОЗУ. При наличии свободных элементов таблица заполн етс  по одноразр дной метке «Свободна  строка (работа по этой метке реализуетс  блоком местного управлени  во всех известных конструкци х и потому здесь не оИисываетс ). Предложенное устройство позвол ет эффективно управл ть обменом информации между любыми двум  уровн ми пам ти. Формула изобретени  Устройство дл  управлени  замещением информации, содержащее ассоциативный запоминающий блок, выходы ассоциативных элементов пам ти которого соединены со входами соответствующих индикаторов совпадени , выходы которых соединены с соответствующими входами общего элемента ИЛИ и блока управлени , выходы которого соединены с управл ющими входами ассоциативных элементов пам ти, соответствующие входные шины ассоциативных элементов пам ти соединены с выходами входного регистра ассоциативного запоминающего блока и регистра маски, информационные входы которых подсоединены через ключи к выходам соответствующих регистров констант и входного регистра устройства, входы которого  вл ютс  входом устройства, причем один из входов устройства соединен с управл ющим входомключей второго регистраконстант , выходные щины элементов пам ти ассоциативного запоминающего блока соединены с информационными входами выходного регистра, соответствующие выОД которого  вл ютс  выходом устройства а выход старщего разр да входного регистра ассоциативного запоминающего блока соединен с управл ющим входом блока управлени , отличающеес  тем, что, с целью повыщени  его быстродействи  и упрощени  схемы, в него введены элементы задержки , элементы И, ИЛИ, инвертбры, ключи, элементы запрета и регистр сдвига, информационные входы которого соединены с соответствующими выходными шинами ассоциативных элементов пам ти, а информационные выходы - со входами ключей регистра сдвига, выход общего элемента ИЛИ соединен со входами первого, второго и третьего элементов И и через первый инвертор - со входами четвертого, п того и щестого элементов И, выход первого элемента И соединен со входом первого элемен.та запрета и со входом сдвига влево регистра сдвига, выход первого элемента запрета соединен со входом первого элемента задержки, выход которого соединен со входами первого элемента .ИЛИ, второго элемента задержки;седьмого и восьмого элементов И, выход первого элемента ИЛИ соединен с управл ющим входом ключей регистра сдвига, вход первого элемента запрета соединен с выходом старшего разр да регистра сдвига, выход младшего разр да которого соединен через второй инвертор со входом третьего элемента задержки , управл ющий вход ключей второго реПистра констант соединен со входами четвертого элемента задержки, второго и третьего элементов ИЛИ, выход второго элемента , ИЛИ соединен с управл ющим входом ключей первого регистра констант, выход третьего элемента ИЛИ соединен с управл ющим входом ключей младших разр дов входного регистра устройства, выход п того элемента задержки соединен со входами, первого и элементов И, выход второго элемента задержки соединен со входами четвертого элемента ИЛИ и второго элемента запрета, другой вход которого соединен со входом п того элемента ИЛИ и выходом третьего элемента задержки, выход четвертого элемента задержки соединен со входами шестого элемента ИЛИ и п того элемента задержки, выход второго элемента запрета через шестой элемент задержки соединен Со входами второго, шестого и седьмого элементов ИЛИ и седьмого элемента задержки., выход которого соединен со входом восьмого элемента задержки и со входом сдвига вправо регистра сдвига, выход восьмого элемента задержки соединен со входами первого элемента ИЛИ, дев того элемента задержки и с управл юш;ими вводами ключей соответствующих разр дов выходного регистра, выход дев того элемента задержки соединен со входом четвертого элемента ИЛИ, выход п того элемента ИЛИ соединен со входами второго, седьмого и восьмого элементов ИЛИ и дес того элемента задержки, выход которого соединен со входом шестого элемента ИЛИ, выход шестого эл-емента И соединен со входами седьмого и восьмого элементов ИЛИ, одиннадцатого элемента задержки и с управл ющим входом ключей п того регистра констант, выход одиннадцатого элемента задержки соединен со входом шестого элемента ИЛИ и через двенадцатый элемент задержки - со входами третьего и п того элементов И, выход п того элемента И соединен со входами седьмого и восьмого элементов ИЛИ, с управл ющим входом ключей четвертого регистра констант и с входом тринадцатого элемента задержки, выход которого соединен со входом шестого элемента ИЛИ и через четырнадцатый элемент задержки - со входом второго элемента И, выходы второго и третьего элементов И соединены со входами дев того 65 элемента ИЛИ, выход которого св зан со входами третьего и дес того элементов ИЛИ п тнадвдтого Элемента задержки, с управл ющим входом ключа старшего разр да входного регистра устройства и с первым управл ющим входом блока управлени , вход п тнадцатого элемента задержки соединен со входом четвертого элемента ИЛИ и через шестнадцатый элемент задержки - со входом п того элемента ИЛИ, выходы старшего разр да входного регистра устройства и выходного регистра соединены со входами третьего элёменТа запрета, выход которого соединен со входом седьмого элемента И через третий инвертор - со входом восьмого элемента И, выход которого соединен со входом второго элемента ИЛИ, а выход седьмого элемента И св зан со входом дев тогоэлемента И, другой вход которого соединен с выходом старшего разр да входного регистра устройства, выход дев того элейента И соединен со входом старшего разр да входного регистра ассоциативного запоминаюцхего блока, выход дес того элемента ИЛИ соединен с управл ющим входом ключей седьмого регистра констант , выход восьмого элемента ИЛИ - с управл ющим входъм ключей шестого регистра констант, выход седьмого элемента ИЛИ - с управл ющим входом ключей третьего регистра констант, выходы четвертого и шестого элементов ИЛИ соединены соответственно со входами записи и считывани  блока управлени , выход четвертого элемента И соединен со вторым управл юшйм входом блока управлени , со входами второго, седьмого и дес того элементов ИЛИ и через семнадцатый элемент задержки - со входом восьмого элемента ИЛИ а выход дес того элемента задержки через восемнадцатый элемент задержки - со входом четвертого э ле мента И. Источники информации, прин тые во внимание при экспертизе 1. Патент США № 3577185, кл. 340-172.5, 04.05.71. .
2. 2. Патент США №3541529, кл. 340-172.5, 17.11.70.

   Фиг.

   обращение к модулю

   Да

   Переместить указатель на спеддющее из найденных УС.

   Фиг.2

   4 U3uvecKuu адрес надул   подаете   на 6ыxodycmpoficmSa; осушестол втс  кар рекци АоУС.

   I

   Сн ть авну единицу S R ц ближайшего УС с кодом гSR.

   Воесех /СсК 10А.М истанобить R-(0.0,...,0,0}.

   Конец