SU641499A1 - Посто нное запоминающее устройство - Google Patents

Description

Изобретение относитс  к области вычислительной техники, а именно к запоминающим устройствам (ЗУ).

Известны посто нные ЗУ, содержащие числовые блоки с большим числом элементов св зи либо с большим числом ирошктых сердечников, характеризующиес  большой потребл емой мощностью, неравномерностью нагрузки на адресные шины и низкой надежностью 1.

Наиболее близким техническим решением  вл етс  посто нное запоминающее устройство , содержащее дешифратор адреса, соединенный с адресными шинами накопител , и первый блок инвертировани  чисел, выходы которого соединены с выходами устройства 2.

Недостаток известных устройств - большое число элементов св зи, используемых при реализации накопител  и дешифратора, больша  разр дность числового блока и низка  надежность устройства.

Цель изобретени  - повышение надежности устройства.

Поставленна  цель достигаетс  тем, что оно содержит второй блок инвертировани  чисел, входы которого соединены с разр дными шинами накопител , а выходы - со входами первого блока инвертировани  чисел , а также тем, что оно содержит дополнительный блок пам ти, входы которого подключены к дешифратору адреса, а выходы -

к управл ющим входам второго блока инвертировани  чисел, а также тем, что второй блок инвертировани  чисел содержит сумматоры по модулю два и узел управлени , выходы ко1-орого соединены со входами сумматоров по модулю два, другие вхОды которых соединены со входами блока, выходы их - с выходами блока, а входы узла управлени  соединены с управл ющими входами блока, а также тем, что второй блок инвертировани  чисел содержит коммутатор,

Claims (2)

1. инверторы, элементы ИЛИ и узе управлени , Ълход которого соединен с управл ющим входом коммутатора, входы которого соединены со входами блока, а выходы - непосредственно и через инверторы подключены ко входам соответствующих элементов ИЛИ, выходы которых соединены с выводами блока, а входы узла управлени  соединены с управл ющими входами блока. На фиг. представлена блок-схема посто нного запоминающего устройства; на фиг. 2 и 3 - варианты выполнени  второго блока инвертировани  чисел и блок-схемы устройства. Посто нное запоминающее устройство содержит дешифратор адреса I, выходы которого подключены к адресным шинам 2 иакопител  3, который соединен с запоминающими элементами 4 и управл ющим элементом 5 накопител  3 с помощью элементов св зи 6. Разр дные щины накопител  3 подключены ко входам второго блока 7 инвертировани  чисел (по столбцам), содержащего сумматоры 8 по модулю два и узел управлени  9, состо щий, например, из  чеек пам ти, и соединенный с одним из входов сумматоров 8 по модулю два, другие входы которых соединены со входами блока 7, выходы - с его выходами. Выходы блока 7 подключены ко входам первого блока 10 инвертировани  чисел {по строкам), выходы которого подключены к выходам ЗУ. Второй блок 7 инвертировани  чисел (фиг. 2) содержит коммутатор 11, к управл ющим входам которого подключены выходы узла управлени  12, а остальные входы - ко входам блока, соединеины.м с выходами накопител , входы узла управлени  подключены к управл ющим входам блока. Выходы коммутатора непосредственно и через инверторы 13 подключены ко входам группы элементов ИЛИ 14, выходы которых соединены с выходами блока 10. Второй блок 7 инвертировани  чисел (фиг. 3) может быть выполнен в виде сумматоров 15 по модулю два, к первым входам которых подключены выходы накопител  3, а ко вторым -- выход дополнительного блока пам ти 16, ко входам которого через дешифратор 17 групп по столбцам подключена часть входов дещифратора адреса 1. Выходы второго блока 7 инвертировани  чисел подключены ко входам первого блока 10 инвертировани  чисел. Запись информации в накопитель 3 осуществл еТс  с помощью элементов св зи б, соедин ющих адресные щины дещифратора I с разр дными щинами (запоминающими элементами 4 н управл ющим элементом 5) в тех местах, где необходимо записать логическую «I. Устройство но фиг. 1 работает следующим образом. При возбуждении одной из адресных щин дещифратора I иа выходе накопител  3 получаетс  трансформированный код числа , соответствующего данному адресу, который поступает на .входы блока инвертировани  чисел 7. В блоке 7 инвертируютс  те разр ды, которые принадлежат столбцам, хран щимс  в обратном коде в накопителе 3. Полученный код с выходов блока 7 инвертируетс  в блоке 10, если значение на выходе управл ющего элемента 5 после прохождени  через блок 7 равно логической «U, или не инвертируетс , если значение на выходе управл ющего элемента 5 равно логическому «О. Значени  дополнительных разр дов по столбцам хран тс  Б узле управлени  9 (коды инвертировани  по столбцам) и они управл ют сумматорами 8 блока 7. Если значение i-ro дополнительного разр да по столбцам равно логической «1, то на выходе i-ro сумматора 8 получаем при чтении инвертированное значение i-ro столбца. Более гибко можно трансформировать информацию при записи, если инвертировать не полностью строки и столбцы накопител , а группы разр дов (фиг. 2). При этом значени  информационных разр дов записываютс  в запоминающие элементы 4, а значени  дополнительных разр дов по строкам - в управл ющие элементы 5, число которых зависит от числа групп. В зависимости от значений дополнительных разр дов по столбцам устанавливаютс  инверторы 13, число которых равно числу групп по столбцам. Инверторы 13 устанавливаютс  в те позиции, дл  которых дополнительные разр ды по столбцам равны единице. Например, в одну группу можно отнести все числа, старший разр д кодов адресов которых равен «О, а во вторую - числа, старщий разр д кодов адресов которых равен «1. Дл  конкретной информации, которую предстоит записать в матрицу Посто нного ЗУ, следует выбирать метод, который позвол ет сократить число элементов св зи 6. В зависимости от способа разбиени  по столбцам подключают управл ющие входы узла управлени  9. Блок 7 работает следующим образом. Узел управлени  9, в зависимости от адреса считываемого слова , определ ет группу по столбцам, в которую входит это слово и возбуждает соответствующий управл ющий вход коммутатора 11, который осуществл ет подключение накопител  3 к инверторам 13, соответствующим данной группе столбцов, причем инвертируютс  значени  тех разр дов, которые вход т в столбцы, коды которых хран тс  в обратном коде. С выходов элементов 14 получаем необходимый код. При выполнении блоков посто нного запоминающего .устройства в соответствии с фиг. 3 в сумматорах 15 по модулю два блока 7 инвертируютс  значени  тех разр дов кода, считанного из накопител  3, дл  которых значени  соответствующих им разр дов корректирующего кода групп по столбцам равны «1, а в сумматорах по модулю в блоке 10 инвертируютс  те группы разр дов, дл  которых значени  соответствующих им уЛравл ющих элементов после прохождени  через сумматоры по модулю два 15 равны «Ь. Дополнительный блок пам ти 16 подключаетс  в зависимости от используемого разбиени  столбцов на группы и в зависимости от адреса возбуждаетс  один из выходов дешифратора адреса I и один из выходов дешифратора 17 групп по столбцам, тогда на выходах дополнительного блока пам ти 16 получаем корректирующий код дл  этой группы столбцов, в которую входит число. Таким образом, в за1юминаю1дем устройстве информаци  может быть закодирована записью обратных кодов тех столбцов или строк (группы разр дов), в которые вход т дефекты, чтобы эги дефекты не оказывали вли ни , то есть повышаетс  надежность устройства . Формула изобретени  . Посто нное запоминающее устройство , содержащее дешифратор адреса, соединенный с адресными шинами накопител , и первый блок инвертировани  чисел, выходы которого соединены с выходами устройства , отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит второй блок инвертировани  чисел, входы которого соединены с разр дными шинами накопител , а выходы - со входами первого блока инвертироваии  чисел. 2. Устройство по п. , отличающеес  тем, что оно содержит дополнительный блок пам ти , входы которого подключены к дешифратору адреса, а выходы - к управл ющим t t It S 3 L tffiU входам второго блока, ннвертировани  чисел . 3.Устройство по п. I, отличающеес  тем, что второй блок инвертировани  чисел содержит сумматоры по модулю два и узел управлени , выходы которого соединены с одними входами сумматоров по модулю два, другие входы которых соединены со входами блока, выходы их - с выходами блока, а входы узла управлени  соединены с управл ющими входами блока. 4.Устройство по п. I, отличающеес  тем, что второй блок инвертировани  чисел содержит коммутатор, инверторы, элементы ИЛИ и узел управлени , выход которого соединен с управл ющим входом коммутатора , входы которого соединены со входами блока, а выходы - непосредственно и черезинверторы подк 1ючены ко входам соответствующих элементов ИЛИ, выходы которых соединены с выходами блока, а входы узла управлени  соединены с управл ющими входами блока. Источники информации, прин тые во внимание при экспертизе: 1.Запоминающие устройства. Сб. статей под ред. Крайзмера Л. П., вып. 4, Л., «Энерги , 1974, с. 89.
2. 2.Авторское свидетельство СССР № 376808, кл. G П С 17/00, 1973. t t it S« t t S iiil Z JjLti ШШ;:.й 11,1 г 1jrlrv--t