SU636639A1 - Цифровой интегратор - Google Patents

Description

1

Насто щее изобретение относитс  к области цифровой вычислительной техники и может быть использовано при построении интегрирующих вычислительных устройств, цифровых дифференциальных 5 анализирующих систем и цифровых интегрирующих машин.

Известен цифровой интегратор 1 имеющий низкое быстродействие, посколькуЮ на отработку каждой точки в устройстве затрачиваетс  и (где И -разр дность) тактов дл  суммировани  приращени  функции, поступающих на вход одноразр дного сумматора функции с содержимым регистра функции и дл  последовательного суммировани  содержимого регистра функции с содержиким регистра интеграла.20

Наиболее близким по технической сущности  вл етс  цифровой интегратор 2, содержащий первый решающий блок, состо п№1й из сумматора функции, сумматора интеграла, .блока, выделени  при- gg ращени  и преобразовател  кода, причем первый выход сумматора функции соединен с его первым входом, второй j вход сумматора функции соединен с первым входом преобразовател  кодов, ход которого подключен к первому входу сумматора интеграла, первый выход которого соединен с первым входом блока выделени  приращени , первый выход которого подключен ко второму входу сумматора интеграла.

Недостатком известного устройства  вл етс  низкое быстродействие.

Целью изобретени   вл етс  повышение быстродействи .

Claims (2)

1. Поставленна  цель достигаетс  тем, что в известное устройство введены (И -1)решающих блоков, две группы по п элементов И в каждой группе, элемент ИЛИ и кольцевой регистр, причем третий вход сумматора интеграла 1-го решающего блока (где 1 1,2,.... п)/ кроме первого соединен со вторым выходом сумматора интеграла ( i -1) решающего блока, а третий вход сумматора интеграла первого решгиощего. .блока подключен ко второму выходу сумматора интеграла It-го решающего блока, второй выход сумматора функции i -го решающего блока, кроме последнего, соединен со вторым входом сумматора функции ( i +1) решающего блока, а второй выход сумматора функции П-го решающего блока подключен ко второму входу сумматора функции первого решающего блока, второй вход преобраэовател  кода i -го решающего блока сое динен с выходом соответствующего элемента И первой группы элементов И, первый вход каждого из элементов И первой группы элементов И соединен с первым входом устройства,- а второй вход каждого элемента И первой группы элементов И соединен со вторым входом соответствующего блока выделе ,ни  приращений соответствующим выхо дом группы выходов кольцевого регистра и первым входом соответствующего элемента И второй группы элементов И, второй вход которого подключен ко второму входу устройства, а выход - к третьему входу сумматора функции соот ветствующего решающего блока. Блок-схема устройства представлена на чертеже. Устройство содержит Я сумматоров функции, П сумматоров 2.-2 интеграла. Г) блоков выделени  приращений, п преобразователей кода, первую группу элементов И, содержащую П элементов И ), вторую группу элементов И 6, содержащую П элементов И , элемент ИЛИ 7 и кольцевой регистр 8, первый и второй вход 9, 10 устройства, вход 11 ререшающие блоки 12 -12, выход гистра 13 устройства. Устройство работает следуюидам образом . На входы 10 последовательно во времени поступают приращенл  зависимой переменной, которые суммируютс  на сумматорах 1, .... 1 ( функции с предыдущими значени ми подынтеграль ной функции. Одновременно с этим значени  подынтегральной функции поступа ют на входы сумматоров 2, 2, ... 2 интеграла через преобразователи 4, 4, ..., 4j кода, управл емые сигналами на входе 9 приращени  независимой переменной. На одноразр дных сумматорах 2 , 2 , 2 интеграла последовательно во времени производитс  суммирование предыдущих значений интеграла со значени ми подынтегральной функции, пред ставленными последовательным кодом на выходах одноразр дных сумматоров In функции, с выходов пе реноса одноразр дных сумматоров 2 f, функции сигналы переноса - 3, поступают на блоки 3, выделени  приращени , которые производ т выдачу приращений на выходы устройства , под воздействием сигналов, поступающих последовательно во времен При интегрировании по Риману входы преобразователей 4,
2. 2. П код необходимо соединить между собой и подключить к общему входу независимой переменной, а преобразователи 4.), 2 ... 4 кода в этом случае представл ю собой обычные элементы И, через кото рые коды с выходов сумматоров 1, 1, ,.., Ij функции поступают на входы сумматоров 2, 2, -, 2j интеграла. Дл  сокращени  количества выводов интегратора и упрощени  коммутации между интеграторами выходы блоков 3, 32 , ... 3 выделени  приращени  объедин ютс  с помощью элемента ИЛИ 7 и подключаютс  к общему выходу 13 устройства , а другие входы блока выделени  приращени  3, 3, ..., 3ц подключаютс  к управл ющей шине. Третьи входы одноразр дных сумматоров 1 ..., ifj функции через вторую г-руппу элементов И 6, 6, ..., бг подключенных первыми входами к управл ющей шине, соединены с общим входом зависимой переменной. Тогда информаци  со входа коммутируетс  последовательно ,- под воздействием импульсов на управл ющей шине, на входы суммато ров 1, Ig, ,.., If, функции. При интегрировании по Стилтьесу другие входы преобразователей. 4, 4, , . ,,; 4f, кода через первую группу элементов И 5, 5, ..., 5, подключаютс  к общему входу независимой переменной, а первые входы первой группы элементов И 5, 5, ..., 5 соедин ютс  с управл ющей шиной. Количество управл ющих входов может быть сокращено в П раз, если в устройство ввести кольцевой сдвиговый регистр 8, вход которого соединен с общим управл ющк&з входом, а выходы подключены к другим входам бловыделени  приращений и к первы л входам первой и второй групп элементов И 5 , Зуг , .,, 5 и 6 , б2, ..., б п , Тогда по сигналу на входе производитс  сдвиг единицы последовательно по разр див кольцевого сдвигового регистра 8, управл ющие сигналы с выходов которого обеспечивают управление работой устройства . Предлагаемое устройство имеет регул рную структуру по каждому из разр дов , чем обеспечиваетс  простота реализации интегратора в виде БИС. Данное устройство превосходит по быстродействию в П раз известные интеграторы последовательного действи  при незначительном увеличении объема оборудовани . Оно превосходит по быстродействию .также и интеграторы параллельного типа, имеющие большее количество оборудовани , в которых такт работы устройства равен времени суммировани  И -разр дных чисел, в то врем  как в предлагаемом устрфйстве тактова  частота определ етс  временем суммировани  одноразр дных чисел. Формула изобретени  Цифровой интегратор, содержащий первый решающий блок, состо щий из сумматора функции, сумматора интегра