SU587617A1 - Time-space code decoder - Google Patents

Time-space code decoder

Info

Publication number
SU587617A1
SU587617A1 SU762337630A SU2337630A SU587617A1 SU 587617 A1 SU587617 A1 SU 587617A1 SU 762337630 A SU762337630 A SU 762337630A SU 2337630 A SU2337630 A SU 2337630A SU 587617 A1 SU587617 A1 SU 587617A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
shift register
bus
output
clock
Prior art date
Application number
SU762337630A
Other languages
Russian (ru)
Inventor
Александр Петрович Борухович
Марк Израилевич Гальперин
Original Assignee
Предприятие П/Я А-7162
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7162 filed Critical Предприятие П/Я А-7162
Priority to SU762337630A priority Critical patent/SU587617A1/en
Application granted granted Critical
Publication of SU587617A1 publication Critical patent/SU587617A1/en

Links

Landscapes

  • Measurement Of Unknown Time Intervals (AREA)

Claims (1)

Изобретение относитс  к области автоматики и вычислительной техники. Известны дешифраторы родовых интервалов времени. Известное устройство содержит основной сдвигающий регистр, тактовый вход которого соединен с шиной тактировани , а информационный вход-с входной шиьой, и селектор,один из входов которого подключен к входной шине, а выход - к выходной шине l.. К недостаткам известного устройства относитс  сложность конструкций Целью изобретени   вл етс  упрощение конструкции дешифратора ходовых интервалов времени. Указанна  цель достигаетс  за счет того что в дешифраторе кодовых интервалов времени, содержащем основной сдвигающий регистр, тактовый аход которого соединен с шиной тактировани , а информационный вход - свходной шиной, и селектор, один из входов которого подключен к входной шине, а выход - к выходной шине, а также счет чик, два дополнительных сдвигающих р гистров, устройства ввода числа, элемент ИЛИ и элементы И, шина тактиров ни  соединена со входом счетчика и тактовым входом первого дополнительного сдвигающего регистра, управл ющий вход которого соединен с выходом дополнительного сдвигающего регистра, а информационные входы - с выходами элементов И, а выходы - с соответствующими входами селектора, выход .счетчика подключен к первым входам элементов И и тактовому входу вторрго, дополнительного сдвигающего регистра управл ющий вход которого соединен с выходом элемента ИЛИ, а информационные входы - с выходами усТрЬйстйа ввода числа, каждый из выходов основного сдвиганидего регистра подключен ко второму входу соответствующих элементов И, выходы которых подключены ко входам элемента ИЛИ. Изобретение по сн етс  чертежом. Предлагаекий дешифратор содержит основной САВигакхдий регистр 1, тактовый вхрд которого соединен с шиной 2 тактировани , а информационный вход - с входной шиной 3, селектор 4, один из входов которого подключен к входной шине 3, а выход - к выходной шине 5. Шина 2 тактировани  соединена со входом счетчика 6 и тактовым входом первого дополнительного сдвигающено регистра 7.. управл квдий вход которого, соединен с выходом второго дополнительного сдвигающего регистра 8, информационные входы - с выходами элементов И 9, а выходы - с соответствующими входами селектора 4. Выход счетчика б подключен к первым входам элементов И 9 и тактовому входу второго дополнительного сдвигающего регистра 6, управл ющий вход которого соединен с выходом элемента ИЛИ 10, информационные входы-с выходами устройства 11 ввода числа. Каждый из выходов основного сдвигающего регистра 1 подключен ко второму входу соответствующего элемента И 9, выходы которых подключены ко входам элемента ИЛИ 10. Работа дешифратора кодовых интервалов времени осуществл етс  следующим образом. Тактовые импульсы по шине тактиро вани  2 поступают на тактовый вход основного сдвигающего регистра i и вход счетчика 6, дел щего основную частоту на 10. На сдвигающих регистр 1 и 7 сдвиг осуществл етс  с частото равной частоте та:ктовых импульсов f поступающих по шине тактировани  2, а на сдвигающем регистре 8 - с часто той i 0,1 fj. Из устройства Ц вво да числа во второй дополнительный сдвигающий регистр 2 в позиционном коде записываетс  число N (К-1) - (п-2), где К - количество разр дов второго дополнительного сдвигающего регистра 2; п - количество периодов Tj , умещающихс  в дешифрируемом ин тервале времен t - . Первый им пульс кодового интервала по входной шине 3 поступает на }€Нфррмационный вход основного сдвигающего регистра 1. При этом последовательно открываютс  элементы И 9 и импульс частоты fj с выхода счетчика б по вл етс  на выходе одного из элементов И 9. Этот импульс записывает единицу в соответствующий разр д первого дополнительного сдвигающего регистра 3 и, кроме того, проход  через элемент ИЛИ 10, через управл ющий вход второго дополнительного сдвига1в«его регистра 8 описывает его тактовый вход дл  импульсов , поступающих с выхода счетчика б. Дальнейша  задержка первого импульса кодового тервала вре мени осуществл етс .на втором дополнительном сдвигающем регистре 8. Через врем  tfn-2)T2 , В соответствйни с числом, записанным во втором дополнительном сдвигающем регистре 8 из устройства 11 ввода числа, в его последнем разр де по вл етс  единица котора  через управл ющий вход первого дополнительного сдвигающего регистра 7 описывает тактовый вход последнего . Дашее, задержка первого импульса кодового интервала времени осуществл етс  на первом дополнительном сдвигающем регистре 7 с дискретностью Tj -| , На одном из выходов первого дополнительного сдвигающего регистра 7 суммарна  задержка первого импульса кодового интервала времени составл ет номинальное значение кодового интервала времени t пТ . Последующие выходы первого дополнительного сдвигающего регистра 7 используютс  дл  формировани  сигнала стробы, через который пропускаетс  второй импульс кодового интервала времени от входной шины 3 через селектор 4 -на выходную шину. Формула изобретени  Дешифратор кодовых интервалов времени , содержищай основной сдвигающий регистр, тактовый вход которого соединен с шиной тактировани , а информационнБй вход - с входной шиной, и селектор, один из входов которого подключен к входной шине, а выход к выходной шине, а также счетчик, два дополнительных сдвигающих регистра , устройство ввода числа, элемент ИЛИ и элементы И, отлича ющ и и с   тем, что, с целью упрощени , шина тактировани  соединена со входом счетчика и тактовым входом первого дополнительного сдвигающего регистра, управл ющий вход которого соединен с выходом второго дополнительного сдвигающего регистра, а информационные входы - с выходами элементов И, а выходы - с соответствующими входами селектора, выход счет- чика подключен к первым входам элементов И и тактовому входу второго дополнительного сдвигающего регистра, управл ющий вход которого соединен с выходом элемента ИЛИ, а информадионные входы - с выходами устройства ввода числа, каждый из выходов основного сдвигающего регистра подключен ко второму входу соответствующих элементов И, выходы которых под .ключены ко входам элемента ИЛИ. Источ71ики информации, прин тые во внимание при экспертизе: 1. Авторское свидетельство СССР 365039, кл. Н 03 К 13/24, 1970.The invention relates to the field of automation and computing. Known descramblers generic time intervals. The known device contains the main shift register, the clock input of which is connected to the clock bus, and the information input to the input bus, and a selector, one of the inputs of which is connected to the input bus and the output to the output bus l .. The disadvantages of the known device are complexity Structures The aim of the invention is to simplify the construction of a travel time decoder. This goal is achieved due to the fact that, in the decoder, the code intervals containing the main shift register, the clock input of which is connected to the clock bus, and the information input is connected with the input bus, and the selector, one of the inputs of which is connected to the input bus, and the output to the output bus, as well as a counter, two additional shifting registers, number input devices, an OR element, and AND elements, a clock bus is not connected to the counter input and the clock input of the first additional shift register, which controls Which is connected to the output of the additional shift register, and the information inputs to the outputs of the AND elements, and the outputs to the corresponding inputs of the selector, the output of the counter is connected to the first inputs of the AND elements and the second clock input, the additional shift register whose control input is connected to the output the OR element, and the information inputs - with the outputs of entering the number, each of the outputs of the main register shift is connected to the second input of the corresponding AND elements, the outputs of which are connected to element inputs OR. The invention is illustrated in the drawing. The proposed decoder contains the main SAVigakhdiy register 1, the clock of which is connected to the 2 clocking bus, and the information input to the input bus 3, the selector 4, one of the inputs of which is connected to the input bus 3, and the output to the output bus 5. The clocking bus 2 connected to the input of the counter 6 and the clock input of the first additional shift register 7 .. the control input of which is connected to the output of the second additional shift register 8, the information inputs to the outputs of the And 9 elements, and the outputs to the corresponding input rows selector 4. Yield counter b is connected to first inputs of AND gates 9 and the clock input of a second additional shift register 6, a control input coupled to an output of the OR gate 10, with the data inputs-outputs of the input device 11. Each of the outputs of the main shift register 1 is connected to the second input of the corresponding element AND 9, the outputs of which are connected to the inputs of the element OR 10. The operation of the decoder of code intervals is carried out as follows. Clock pulses across clock bus 2 are fed to clock input of main shift register i and counter 6, which divides the main frequency by 10. On shift registers 1 and 7, the shift is from a frequency equal to the frequency of that: clock pulses f received by clock 2 , and on the shift register 8 - with often that i 0,1 fj. From the device C, the numbers in the second additional shift register 2 in the position code write the number N (K-1) - (n-2), where K is the number of bits of the second additional shift register 2; n is the number of periods Tj that fit in the time interval t -. The first pulse of the code interval on the input bus 3 arrives at} € The Nfrrmatsionny input of the main shift register 1. In this case, the elements AND 9 and the frequency pulse fj from the output of the counter b are opened at the output of one of the elements 9. This pulse records the unit to the corresponding bit of the first additional shift register 3 and, in addition, the passage through the element OR 10, through the control input of the second additional shift 1 in "its register 8, describes its clock input for pulses coming from the output tchika b. The further delay of the first pulse of the code term is performed on the second additional shift register 8. After the time tfn-2) T2, in accordance with the number recorded in the second additional shift register 8 from the number input device 11, in its last bit is the unit which, through the control input of the first additional shift register 7, describes the clock input of the latter. Secondly, the delay of the first pulse of the code interval is performed on the first additional shift register 7 with the resolution Tj - | , At one of the outputs of the first additional shift register 7, the total delay of the first pulse of the code slot is the nominal value of the code slot t pT. The subsequent outputs of the first additional shift register 7 are used to form a gates signal, through which the second pulse of the code interval from the input bus 3 passes through the selector 4 to the output bus. The invention The code time decoder, the main shift register, the clock input of which is connected to the clock bus, and the information input to the input bus, and a selector, one of the inputs of which is connected to the input bus and the output to the output bus, as well as a counter, two additional shift registers, a number input device, an OR element and AND elements, differing from and in order to simplify, the clocking bus is connected to the input of the counter and the clock input of the first additional shift register a, the control input of which is connected to the output of the second additional shift register, and the information inputs to the outputs of the elements AND, and the outputs to the corresponding inputs of the selector, the output of the counter is connected to the first inputs of the elements AND to the clock input of the second additional shift register the input input of which is connected to the output of the OR element, and the information inputs to the outputs of the number input device, each of the outputs of the main shift register is connected to the second input of the corresponding elements AND, you the moves of which are connected to the inputs of the OR element. Sources of information taken into account in the examination: 1. USSR Copyright Certificate 365039, cl. H 03 K 13/24, 1970.
SU762337630A 1976-03-23 1976-03-23 Time-space code decoder SU587617A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762337630A SU587617A1 (en) 1976-03-23 1976-03-23 Time-space code decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762337630A SU587617A1 (en) 1976-03-23 1976-03-23 Time-space code decoder

Publications (1)

Publication Number Publication Date
SU587617A1 true SU587617A1 (en) 1978-01-05

Family

ID=20653364

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762337630A SU587617A1 (en) 1976-03-23 1976-03-23 Time-space code decoder

Country Status (1)

Country Link
SU (1) SU587617A1 (en)

Similar Documents

Publication Publication Date Title
SU587617A1 (en) Time-space code decoder
SU1525889A1 (en) Device for monitoring pulse sequence
SU949786A1 (en) Pulse train generator
SU1168948A1 (en) Device for detecting errors in parallel n-digit code
SU824118A1 (en) Dewice for introducing corrections into a time-keeper
SU458953A1 (en) Variable division ratio divider
SU661812A2 (en) Pulse recurrence rate varying device
SU375787A1 (en) ^ YSSHOEWIAY
SU534037A1 (en) Pulse counter
SU1247828A2 (en) Device for correcting time scale
SU1267412A1 (en) Microprogram control device
SU1413590A2 (en) Device for time scale correction
SU660268A1 (en) Counter
SU716035A1 (en) Information input arrangement
SU1013952A1 (en) Pulse train frequency digital multiplier
SU951382A1 (en) Device for magnetic recording of binary code
SU744948A1 (en) Pulse delay device
SU443467A1 (en) Multichannel pulse generator
SU470854A1 (en) Digital magnetic recording device
SU1675948A1 (en) Device for restoration of clock pulses
SU1043633A1 (en) Comparison device
SU1425825A1 (en) Variable countrown rate frequency divider
SU1247854A1 (en) Device for generating pulses
SU884111A1 (en) Delay device
SU843253A2 (en) Pulse generator with controllable frequency