Claims (3)
Это достигаетс тем, что в распределителе импульсов, содержащем в каждом разр де триггер на шести элементах И-НЕ 1фичем выход первого элемента И-НЕ соединен с входом второго элемента И-НЕ, выход которого подключен к входам первого, третьего и четвертого элементов И-НЕ, выход третьего элемента И-НЕ соединен с входами второго, п того и шестого тов И-НЕ, выход четвертого элемента И-Н соединен с входами первогЪ п того эле:ментов И-НЕ, выход п того элемента И-НЕ подключен к входам четвертого и шестого элементов, И-НЕ, а выход шестого элемента И-НЕ соединен с входом третьего элемента И-НЕ, причем выходы четвертого и п того элементов И-НЕ предыдущего разр да соединены соответственно с входами второго и третьего элементов И-НЕ последующего разр5ща, а выходы четвертого и п того элементов И-НЕ последнего разр да подключены соответственно к входам третьего и второго элементов И-НЕ первого разр да, шина тактировани соединена с входами второго и третьего элементов И-НЕ каждого разр да, согласно изобретению выход второго элемента И-НН преды душего разр да соединен с входом второго элемента И-НЕ последующего разр да, выход второго элемента И-НП последнего раз р да - с входом третьего элемента И-НЕ первого разр да, выход третьего элемента И-НЕ предыдущего разр да подключен к вх ду третьего элемента И-НЕ последующет-о разр да, а выход третьего элемента И-НЕ последнего разр да - к входу второго элемента И-НЕ первого разр да, выход четвер того элемента И-НЕ последующего разр да соединен с входами третьего и шестого элементов И-НЕ предыдущего разр да, выход четвертого элемента И-НЕ первого раз р да - с входами первого и второго элементов И-НЕ последнего разр да, выход п того элемента И-НЕ последующего разр да подключен к входам первого и второго элементов И-НЕ предыдущего разр да, выход п того элемента И-НЕ первого разр дв - к входам третьего и щестого элементов И-НЕ последнего разр да, а выходы распределител импульсов образуют выходы первого, второго, третьего и щестого элементов И-НЕ каждого разр да. На чертеже дана функциональна схема предлагаемого распределител импульсов. Распределитель содержит элементы И-Н 1- - 1-6,2-1 - 2-6, и 3-1 - 3-6, шину тактировани 4. Выход элемента И-НЕ 1-1 соединен с входом .элемента И-НЕ 1-2, выход которого подключен к входам элементов И-НЕ 1-1, 1-3, 1-4 и 2-2. Выход элемента И-НЕ 1-3 соединен с входами элементов И-НЕ 1-2, 1-5, 1-6 и 2-3. Выход элемента И-г-НЕ 1-4 соединен с ВАОдами элементов И-НЕ 1-1, 1-5, 2-2 3-1и 3-2. Выход элемента И-НЕ 1-5 со динен с входами элементов И-НЕ 1-4, 1-6 2-3, 3-3 и 3-6. Выход элемента И-НЕ 1-6 соединен с входом элемента И-НЕ 1Выход элемента И-НЕ 2-1 подключен к вх ду элемента И-НЕ 2-2, выход которого со единен с входами элементов И-НЕ 2-1, 2-3, 2-4 и 3-2. Выход Элемента И-НЕ 2-3 подключен к входам элементов И-НЕ 2-2, 2-5, 2-6 и 3-3. Выход элемента И2-4 соединен с входами элементов И-НЕ 2-1, 2-5, 3-2, 1-3 и 1-6, Выход элемен та И-НЕ 2-5 подключен к входам элементов И-НЕ 2-4, 2-6, 3-3, 1-1 и 1-2. Вы ход элемента И-НЕ 2-6 соединен с входом элемента И-НЕ 2-3. Выход элемента И-НЕ 3-1 подключен к входу элемента И-НЕ 3-2, выход которого соединен с вхо дами элементов И-НЕ 3-1, 3-3, 3-4 и 1-3. Выход элемента И-НЕ 3-3 подключен к входам элементов И-НЕ 3-2, 3-5, 3-6 и 1-This is achieved by the fact that in each pulse distributor, which contains in each bit a trigger on six elements AND-NOT 1, the output of the first element AND-NOT is connected to the input of the second element AND-NOT, the output of which is connected to the inputs of the first, third and fourth elements AND- NOT, the output of the third element AND-NOT is connected to the inputs of the second, fifth and sixth AND-NES, the output of the fourth element AND-N is connected to the inputs of the first and fifth element: AND-NO, the output of the fifth AND element is NOT connected to the inputs of the fourth and sixth elements, NAND, and the output of the sixth element The NAND is connected to the input of the third NAND element, and the outputs of the fourth and fifth elements of the NAND of the previous bit are connected respectively to the inputs of the second and third elements of the N and N subsequent discharge, and the outputs of the fourth and fifth elements of the NAND The bit is connected respectively to the inputs of the third and second elements AND-NOT of the first bit, the clock bus is connected to the inputs of the second and third elements AND-NOT of each bit, according to the invention, the output of the second element I-HH of the previous bit is connected to the input of the second about the NAND element of the next bit, the output of the second element of the N-NP of the last time series is with the input of the third element of the NAND of the first bit, the output of the third element of the N-link of the previous bit is connected to the input of the third element of the N-link next -o bit, and the output of the third element AND-NOT of the last bit - to the input of the second element AND-NOT of the first bit, the output of the fourth element AND-NOT of the next bit is connected to the inputs of the third and sixth elements of the AND-NEG previous bit , the output of the fourth element AND-NOT the first time p yes - with the inputs of the first and W of the last and last NAND elements, the output of the N and N next element is connected to the inputs of the first and second elements of the NAND of the previous discharge, the output of the first and N elements of the first discharge is to the inputs of the third and second elements The NAND is the last digit, and the outputs of the pulse distributor form the outputs of the first, second, third, and generous NAND elements of each bit. The drawing is a functional diagram of the proposed pulse distributor. The distributor contains the elements AND-H 1- - 1-6,2-1 - 2-6, and 3-1 - 3-6, clocking bus 4. The output of the element AND-NOT 1-1 is connected to the input of the AND-element 1-2, the output of which is connected to the inputs of the elements AND-NOT 1-1, 1-3, 1-4 and 2-2. The output element AND-NOT 1-3 is connected to the inputs of the elements AND-NOT 1-2, 1-5, 1-6 and 2-3. The output of the element Y-g-NE 1-4 is connected to the HLW of the elements N-1-1, 1-5, 2-2 3-1 and 3-2. The output of the element AND-NO 1-5 is connected with the inputs of the elements AND-NOT 1-4, 1-6 2-3, 3-3 and 3-6. The output of the element AND-NO 1-6 is connected to the input of the element AND-NOT 1 The output of the element AND-NOT 2-1 is connected to the input of the element AND-NOT 2-2, the output of which is connected to the inputs of the elements AND-NOT 2-1, 2 -3, 2-4 and 3-2. The output of the Element AND-NOT 2-3 is connected to the inputs of the elements AND-NOT 2-2, 2-5, 2-6 and 3-3. The output of element I2-4 is connected to the inputs of the elements AND-NOT 2-1, 2-5, 3-2, 1-3 and 1-6, the output of the element AND-NOT 2-5 is connected to the inputs of the elements AND-NOT 2- 4, 2-6, 3-3, 1-1 and 1-2. You move the element AND-NO 2-6 connected to the input element AND-NOT 2-3. The output of the element AND-NOT 3-1 is connected to the input of the element AND-NOT 3-2, the output of which is connected to the inputs of the elements AND-NOT 3-1, 3-3, 3-4 and 1-3. The output of the element AND-NO 3-3 is connected to the inputs of the elements AND-NOT 3-2, 3-5, 3-6 and 1-
2. Выход элемента И-НЕ 3-4 соедине С входами элементов И-НЕ 3-1, 3-5, 1-3, 2-3 и 2-л6. Выход элемента И-НГг 3-5 подключен ко входам элементов И-НЕ , 3-6, 1-2,2-1 и 2-2, Выход элемента И-HF 3-6 соединен с входом элемента 1-НЕ 3-3. Шина тактировани 4 соединена с входами элементов И-НЕ 1-2, 1-3, 2-2, 2-3, 3-2 и 3-2. The output of the element AND-NOT 3-4 connect With the inputs of the elements AND-NOT 3-1, 3-5, 1-3, 2-3 and 2-л6. The output of the I-NGG 3-5 element is connected to the inputs of the NAND elements, 3-6, 1-2,2-1 and 2-2. The output of the I-HF element 3-6 is connected to the input of the 1-HE 3-3 element. . The clocking bus 4 is connected to the inputs of the elements AND-NOT 1-2, 1-3, 2-2, 2-3, 3-2 and 3-
3. Выходы распределител импульсов образуют выходы элементов И-НЕ 1-1, 1-2, 1-3, 1-6, 2-1, 2-2, 2-3, 2-6, 3-1, 3-2, 3-3 и 3-6. Работа распределител импульсов осуществл етс следующим образом. В исходном состо нии единичный логический уровень имеетс на выходах элементов И-НЕ 1-2 - 1-4, 1-6, 2-2 - 2-4, 2-6, 3-2 - 3-4 и 3-6. При подаче по шине тактировани 4 единичного логического уровн срабатывает элемент И-НЕ 1-3, Нулевой логический уровень с выхода элемента И-НЕ 1-3 поступает на вход элемента И-НЕ 1-5, на выходе которого образуетс единичный логический уровень, поступающий на вход элемента И-НЕ 1-4 и вБгзывающий его срабатывание . Нулевой логический уровень с выхода элемента И-НЕ 1-4 поступает на вход элемента И-НЕ 3-1 и образует на его выходе единичный логический уровень. При подаче по шине тактировани 4 нулевого логического уровн на выходе элемента И-НЕ 1-3 возникает единичный логический уровень, который переключает элемент И-НЕ 1-6, Дальнейша работа распределител импульсов происходит аналогично . Формула изобретени Распределитель импульсов, содержащий в каждом разр де триггер на шести элементах И-НЕ, выход первого элемента И-НЕ соединен с входом второго элемента И-НЕ, выход которого подключен к входам первого, третьего и четвертого элементов И-НЕ, выход третьего элемента И-НЕ соединен с входами второго, п того и щестого элементов И-НЕ, выход четвертого элемента И-НЕ соединен с входами первого и п того элементов И-НЕ, выход п того элемента И-НЕ подключен к входам четвертого и шестого элементов И-НЕ, а выход щестого элемента И-НЕ соединен с входом третьего элемента И-НЕ, причем выходы четвертого и п того элементов И-НЕ предыдущего разр да соединены соответственно с входами второго и третьего элементов И-НЕ последующего разр да, а вы3. The outputs of the pulse distributor form the outputs of the elements AND-NOT 1-1, 1-2, 1-3, 1-6, 2-1, 2-2, 2-3, 2-6, 3-1, 3-2 3-3 and 3-6. The operation of the pulse distributor is carried out as follows. In the initial state, a single logical level is present at the outputs of the AND-NE elements 1-2 - 1-4, 1-6, 2-2 - 2-4, 2-6, 3-2 - 3-4, and 3-6. When fed over the clocking bus 4 of a single logical level, the AND-NOT 1-3 element is triggered. The zero logical level from the output of the IS-1-3 element is fed to the input of the AND-NOT element 1-5, the output of which forms a single logical level that arrives at the input element AND-NOT 1-4 and vggzyvayuschy its operation. The zero logic level from the output of the element AND-NOT 1-4 enters the input of the element AND-NOT 3-1 and forms at its output a single logical level. When a zero logic level is applied over the clock 4 bus, a single logical level occurs at the output of the NAND 1-3 element, which switches the NAND 1-6 element. Further operation of the pulse distributor occurs in a similar way. The invention The pulse distributor, containing in each discharge a trigger on six IS-NOT elements, the output of the first IS-element is connected to the input of the second AND-NOT element, the output of which is connected to the inputs of the first, third and fourth elements of the AND-NOT, output of the third element AND-NOT connected to the inputs of the second, fifth, and squite elements AND-NOT, the output of the fourth element AND-NOT connected to the inputs of the first and fifth elements AND-NOT, the output of the fifth element AND-NOT connected to the inputs of the fourth and sixth elements AND-NOT, and the output of the generic element AND-NOT with of the connections to the input of the third AND-NO element, wherein the outputs of the fourth and fifth AND-NO elements previous discharge are respectively connected to inputs of the second and third AND-NO elements subsequent discharge, and you