SU543941A1 - Адаптивное вычислительное устройство - Google Patents

Адаптивное вычислительное устройство

Info

Publication number
SU543941A1
SU543941A1 SU2023920A SU2023920A SU543941A1 SU 543941 A1 SU543941 A1 SU 543941A1 SU 2023920 A SU2023920 A SU 2023920A SU 2023920 A SU2023920 A SU 2023920A SU 543941 A1 SU543941 A1 SU 543941A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
unit
function
output
block
Prior art date
Application number
SU2023920A
Other languages
English (en)
Inventor
Григорий Степанович Цирамуа
Георгий Николаевич Габашвили
Владимир Анатольевич Богатырев
Original Assignee
Грузинский Ордена Ленина И Ордена Трудового Красного Знамени Политехнический Институт Им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Грузинский Ордена Ленина И Ордена Трудового Красного Знамени Политехнический Институт Им.В.И.Ленина filed Critical Грузинский Ордена Ленина И Ордена Трудового Красного Знамени Политехнический Институт Им.В.И.Ленина
Priority to SU2023920A priority Critical patent/SU543941A1/ru
Application granted granted Critical
Publication of SU543941A1 publication Critical patent/SU543941A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Claims (2)

  1. ной функции вследствие потери способности выполнить свою (в данном цикле) элемента ную функцию каким-либо блоком блок контрол  вырабатывает сигнал, который поступает на распределитель функций, и в системе происходит автоматическое перераспре деление функций между блоками, с тем чтобы система восстановила способность выполнени  суммарной функции. При следую щем прекращении выполнени  суммарной функции в системе оп ть происходит перераспределение элементарных функций между двум  блоками, и т.д. Однако данное устройство обладает недостатками , которые заключаютс  в следую щем: блок контрол , определ ющий неисправ ный блок, сложен. Распределитель функций также сложен, так как должен производить переключение в соответствии с информацией , поступающей от блока контрол , о но- мере неисправного блока, кроме того, требуетс  запоминание неработоспособных состо ний каждого блока, что также усложн ет распределитель функций. В устройстве затрачиваетс  большое вре м  на адаптацию, котора  складываетс  из времени обнаружени  факта неправильной работы установлени  блока, не раализую- щего возложенную на него элементарную фун цию; нахождени  блока, который мог бы выполнить элементарную функцию, и установлени , какую элементарную функцию выполн ет найденный блокустановлени , способен ли найденный блок выполнить элементарную фун цию, которую вьшолн л неисправный блок. После выполнени  перечисленных действий производитс  перестройка системы, заключающа с  в перераспределении элемен тарных функций между блоками. Целью изобретени   вл етс  сокращение времени перестройки устройства. Зто достигаетс  тем, что в устройство введены блок формировани  тестовых сигна лов и блок ввода данных, вход которого подключен ко входу устройства, выход соединен с первым входом первого блока выполнени  операций, второй вход которог соединен с информационным выходом блока формировани  тестовых сигналов, первый вход которого подключен ко второму выход блока контрол , второй вход - к управл -ющему входу устройства, выходы - соединены соответственно с управл ющими входа ми блоков ввода данных и вывода данных. БЛОК контрол  провер ет правильность функционировани  во врем  тестировани , вырабатыва  сигнал правильной или негфавильной работы вычислительного устройства без поиска блока, который не реализует возложенную на него функцию. Рас- пределитель функций осуществл ет последовательное перераспределение функций, возложенных на блоки вьшолнени  операций (метод последовательного перебора). Это позвол ет упростить схемы контрол  и рас1феделител  функций. Диагностика неисправности не происходит , что приводит к сокращению времени на поиск неисправного блока (потер вщего способность вьшолн ть в данном цикле возложенную на него функцию) и анализ блоков на их способность к обмену функци ми . На чертеже представлена структурна  электрическа  схема устройства. Устройство содержит блоки вьшолнени  операций l i-i-k.6noK 2 вывода данных блок контрол  3, распределитель функции 4, блок 5 формировани  тестовых сигналов, блок 6 ввода данных, вход 7, выход 8 и запускающий вход 9 устройства. Устройство может работать в двух режимах: рабочем к тестировани . В режим тестировани  устройство входит через определенные промежутки времени, при поступлении сигнала на вход 9 и далее на вход блока формировани  тестовых сигналов. Сигналом , на входе 9 блок 5 вырабатывает сигнал , подаваемый на блок 6 ввода данных, блокирующий прохождение операнды на вхо. ды блока 1 выполнени  операций и взамен подаетс  некоторый тест от блока 5. Последний выдает также сигнел на блок вывода данных 2, блокиру  выдачу результатов вычислени  во врем  тестировани ; последние поступают в блок контрол  3, осуществл ющий сравнение ; эшени  с заранее известными дл  даш.ого теста результатами , хранимыми в блоке контрол  3. В случае их несовпадени , а это происходит , если какой-либо блок перестает выпол.. н ть возложенную на него функцию на выходе блока контрол  3 вырабатываетс  сиг нал, запускающий распределитель функций 4, осуществл ющий перераспределение функций между блоками l«i-i k. Затем снова происходит вычисление при подаче теста на входы блока , сравнение результатов, и в случае несовпадени  перераспределение функций. Процесс повтор етс .пока результаты вычислений и заранее известный OTW вет не совпадут, т.е. не возобновитс  пра вильное функционирование вычислительного устройства. При совпадении результата вычислений и заранее правильного результата, зфaнимo o в блоке контрол  3, на его выходе по вл етс  сигнал, поступающий на блок 5 и от ключающий его. Устройство переходит в рабочий режим до следующего поступлени  сигнала на вход 9. В рабочем режиме блоки ввода данных 6 и вывода данных 3 разблокированы , цепь обратной св зи (блок контрол  3, распределитель функции 4, бло 5) отключена, и устройство работает как обычное вычислительное устройство. Промежутки времени между тестированием завис т от условий работы устройств ва и в пределе блок 5 может запускатьс  перед каждой операцией. Перед началом ра- боты специальной настройки блоков выполнени  операций не требуетс , так как распределитель функций 4, при тестировании с которого и начинаетс  функционирование устройства, производит настройку блоков автоматически. Каждый блок при определенном распределении выполн ет одну элементарную 4ункцию из множества. Возможность функционировани  устройства исчерпываетс  при определенных соч тани х неблагопри тных ситуаций, вызвавших нарушение всех возможных путей реализации суммарной функции. Такие ситуации возникают когда: все блоки 1 потер ли способность вьшолн ть какую- 1ибо функцию одного типа или l(k-i) блок неспособен выполн ть функции двух типов, или 1 ( к-2) блоки не могут выполн ть функции трех типов и т. д. Последний случай - один из блоков потер л способность выполн ть функции всех К видов. Распределитель функций 4 представл ет собой генератор перестановок, который последовательно перебирает всевозможные перестановки функций, которые одновременно служат и кодами настроек на реализацию суммарной функции. Поэтому в устройстве в построении вапоминаюпдах блоков дл  хранени  перестановок кодов нет надобности и, следовательно, нет необходимости в многократном обрашении к запом нающему блоку. Технико-экономическа  эффективность, получаема  в результате применени  устройства , заключаетс  в сокращении времени перестройки (адаптации) за счет сокращени  количества выполн емых операций поиска, диагностики блоков выполнени  операций и перераспределени  выполн й емых функций. Формула изобретени  Адаптивное вычислительное устройство, содержащее последовательно соединенные блоки выполнени  операций, выход последнего из которых подключен к информационному входу блока вывода данных, первый выход которого соединен с выходом устройства , второй выход - со входом блока контрол , первый выход блока контрол  подключен ко входу распределител  функций , выходы которого поключены соответственно к управл ющим входам блоков выполнени  операций, отличающее- с   тем, что, с целью сокращени  времени перестройки устройства, в него введены блок формировани  тестовых сигналов и блок ввода данных, вход которого подключен ко входу устройства, выход соединен с первым входом первого блока выполнени  операций , второй вход которого соединен с информационным выходом блока формировани  тестовых сигналов, первый вход которого подключен ко второму выходу блока контрол , второй вход - к управл ющему входу устройства, выходы соединены соответственно с управл ющими входами блоков ввода данных и вывода данных. Источники информации, прин тые во внимание при экспертизе: 1.Патент Франции № 2184656, М.Кл G06 f 15/16;l 1/00,опубликован 01.О2.74.
  2. 2.Авторское свидетельство СССР № 363091, М.Кл Q 06 f 11/ООот14.07.69.
SU2023920A 1974-05-05 1974-05-05 Адаптивное вычислительное устройство SU543941A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2023920A SU543941A1 (ru) 1974-05-05 1974-05-05 Адаптивное вычислительное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2023920A SU543941A1 (ru) 1974-05-05 1974-05-05 Адаптивное вычислительное устройство

Publications (1)

Publication Number Publication Date
SU543941A1 true SU543941A1 (ru) 1977-01-25

Family

ID=20584473

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2023920A SU543941A1 (ru) 1974-05-05 1974-05-05 Адаптивное вычислительное устройство

Country Status (1)

Country Link
SU (1) SU543941A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4850027A (en) * 1985-07-26 1989-07-18 International Business Machines Corporation Configurable parallel pipeline image processing system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4850027A (en) * 1985-07-26 1989-07-18 International Business Machines Corporation Configurable parallel pipeline image processing system

Similar Documents

Publication Publication Date Title
US3829668A (en) Double unit control device
US4498174A (en) Parallel cyclic redundancy checking circuit
US2861744A (en) Verification system
US4074229A (en) Method for monitoring the sequential order of successive code signal groups
US2685407A (en) Circuit for multiplying binary numbers
US2700756A (en) Number comparing device for accounting or similar machines
SU543941A1 (ru) Адаптивное вычислительное устройство
US4213188A (en) Apparatus for detecting and correcting errors in arithmetic processing of data represented in the numerical system of residual classes
SU792616A1 (ru) Адаптивное мажоритарное устройство
US3023963A (en) Digital computing systems
SU744589A1 (ru) Вычислительна структура
SU1162053A1 (ru) Устройство дл исправлени одиночных и обнаружени многократных ошибок
SU1166355A1 (ru) Многокаскадное резервированное устройство
SU798853A1 (ru) Процессор с реконфигурацией
SU694864A1 (ru) Адаптивное вычислительное устройство
SU1252782A1 (ru) Устройство дл контрол и коммутации резервных блоков
SU809404A1 (ru) Устройство дл контрол блоковпОСТО ННОй пАМ Ти
SU1104589A1 (ru) Устройство дл контрол записи информации в программируемые блоки пам ти
SU562783A1 (ru) Устройство контрол и диагностики цифровых схем
SU1508215A1 (ru) Устройство дл контрол хода программ
SU1168947A1 (ru) Устройство дл резервировани
SU868768A1 (ru) Система дл решени задач математической физики
SU1104696A1 (ru) Трехканальна мажоритарно-резервированна система
RU2250488C1 (ru) Способ обработки данных
SU742937A1 (ru) Микропрограммное устройство управлени