SU498648A1

SU498648A1 - Memory device

Info

Publication number: SU498648A1
Application number: SU2016730A
Authority: SU
Inventors: Вадим Александрович Авдеев
Original assignee: Таганрогский Радиотехнический Институт
Priority date: 1974-04-19
Filing date: 1974-04-19
Publication date: 1976-01-05

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(54) STORAGE DEVICE

1one

Изобретение относитс к области вычислительной техники и может быть исиользовано в устройствах нам ти дл хранени значений подынтегральной функции параллельиых цифровых интегрирующих машин, сопр женных с ЦВМ общего назначени .The invention relates to the field of computer technology and can be used in our devices for storing the values of the integrand function of parallel digital integrating machines coupled to a general-purpose digital computer.

Известны устройства, содержащие основные регистры, выполненные на триггерах, соединенных последовательно через вентили записи, собирательпые схемы, дешифратор адреса и вспомогательный регистр; нричем входы вентилей записи четных разр дов основных регистров соединены с первой шиной тактовых импульсов, а входы вентилей записи нечетных разр дов - со второй шиной тактовых импульсов.Devices are known that contain main registers executed on triggers connected in series through record gates, collector circuits, address decoder and auxiliary register; At the same time, the inputs of the gates of recording the even bits of the main registers are connected to the first bus of clock pulses, and the inputs of the gates of writing the odd bits to the second bus of clock pulses.

Недостатком известных устройств вл ютс значительные затраты времени при обмене числовыми данными цифровой интегрирующей машины, иснользующей известную нам ть, с ЦВМ, так как ввод (вывод) начальных значений подынтегральной функции в основные регистры осуществл етс носледовательным кодом.A disadvantage of the known devices is a significant investment of time in the exchange of numerical data of a digital integrating machine, which is known to us, with a digital computer, since the input (output) of the initial values of the integrand function in the main registers is performed by a sequential code.

Целью изобретени вл етс повышение быстродействи ЗУ.The aim of the invention is to improve the speed of memory.

Поставленна цель достигаетс за счет того , что предложенное устройство содержит дополнительные вентили записи нул и единицы и вентили считывани единицы дл каждого нечетного триггера основных регистров. Нулевой выход каждого триггера вспомогательного регистра соединен с одним из входов дополнительного вентил записи нул соответствующего нечетного триггера основного регистра, а единичный - с одним из входов дополнительного вентил записи единицы соответствующего нечетного триггера каждого основного регистра. Другие входыThis goal is achieved due to the fact that the proposed device contains additional zero and one write gates and unit read gates for each odd trigger of the main registers. The zero output of each trigger of the auxiliary register is connected to one of the inputs of the additional write valve zero of the corresponding odd main register trigger, and the single one is connected to one of the inputs of the additional record valve of the corresponding odd trigger of each main register. Other entrances

донолнительных вентилей записи нул и единицы и одии из входов вентил считывани каждого нечетного триггера основного регистра подключены к соответствующему выходу дешифратора адреса. Другие входы вентилейAuxiliary gates of writing zero and one and one of the input gates of reading each odd trigger of the main register are connected to the corresponding output of the address decoder. Other valve entrances

считывани соединены с единичным выходом нечетного триггера основного регистра, а выходы вентилей считывани каждого соответствующего нечетного триггера основиых регистров подключены через собирательную схемуthe reads are connected to the single output of the odd-numbered trigger of the main register, and the outputs of the read gates of each corresponding odd-numbered trigger of the base registers are connected via a collective circuit

к единичному входу соответствующего триггера вспомогательного регистра. Выходы дополнительных вентилей записи нул и едииицы подключеиы соответственно к нулевому и единичному входам нечетных триггеров основныхto the single input of the corresponding trigger of the auxiliary register. The outputs of the additional zero and unit recording gates are connected to the zero and single inputs of the odd main trigger, respectively

регистров.registers.

Схема ЗУ представлена на чертеже. ЗУ состоит из основных регистров li-1« и вспомогательного регистра 2.The storage scheme is shown in the drawing. The memory consists of the main registers li-1 “and auxiliary register 2.

Основные регистры выполнены на триггеpax 3, соединенных последовательно черезThe main registers are executed on trigger 3, connected in series through

вентили записи нул 4 и единицы 5. Другие входы вентилей записи четных разр дов основных регистров соединены с первой шиной 6 тактовых импульсов, а другие входы вентилей записи нечетных разр дов - со второй шиной 7 тактовых импульсов.the zero entry gates 4 and 5 units. The other gates entries of the even bits of the main registers are connected to the first bus 6 clock pulses, and the other inputs of the odd bits recorders to the second bus 7 clock pulses.

Нулевой выход каждого триггера 3 регистра 2 соединен с одним из входов дополнительного вентил записи нул 8 соответствуюш,его нечетного триггера каждого основного регистра, а единичный выход каждого триггера регистра 2 - с одним из входов вентил записи единицы 9 соответствуюпдего нечетного триггера каждого регистра 1. Другие входы вентилей записи нул и единицы 8 и 9 и один из входов вентил считывани 10 каждого нечетного триггера регистра 1 соответственно подключены к одному из выходов 111 - Дбшифратора адреса. Другие входы вентилей считывани 10 соответственно соединены с единичными выходами нечетных триггеров регистров 1, а выходы вентилей считывани 10 каждого н-ечетного триггера этих регистров подключены через собирательную схему 12 к единичному входу соответствуюш,его триггера регистра 2. Выходы вентилей записи нул 4 и 8 и вентилей единицы 5 и 9 подключены через собирательные схемы 13 соответственно к нулевым и единичным входам триггеров регистров 1. Входы 14i-14й используютс дл занесени числа из ЦВМ, а входы 15i-15п - дл подключени соответствующих выходов интеграторов цифровой интегрирующей машины. Кроме того, каждый выход 16i-16и соединен со входом соответствующего интегратора. Дл вывода результатов рещени интеграторов в пам ть ЦВМ используютс единичные выходы триггеров регистра 2 (на чертеже не показаны ).The zero output of each trigger 3 of register 2 is connected to one of the inputs of the additional recording valve zero 8 corresponding to its odd trigger of each main register, and the single output of each trigger of register 2 to one of the recording inputs of unit 9 corresponding to the odd trigger of each register 1. Others the inputs of the write zero and unit 8 and 9 gates and one of the input gates of the read 10 of each odd register 1 trigger, respectively, are connected to one of the outputs 111 - the address DBS. The other inputs of the read valves 10 are respectively connected to the unit outputs of the odd triggers of registers 1, and the outputs of the read valves 10 of each n-odd trigger of these registers are connected through the collecting circuit 12 to a single input of its corresponding trigger register 2. The outputs of the write gates zero 4 and 8 and The gates of units 5 and 9 are connected via collecting circuits 13 to the zero and single inputs of register triggers 1, respectively. Inputs 14i-14y are used to enter numbers from a digital computer, and inputs 15i-15p - to connect the corresponding boiling integrator output digital integrating machine. In addition, each output 16i-16i is connected to the input of the corresponding integrator. To output the results of integrator solutions to the memory of a digital computer, the unit outputs of the triggers of register 2 are used (not shown).

Предложенное ЗУ работает в двух режимах: в режиме решени цифровой интегрирующей мащины (ЦИМ) и в режиме обмена информацией ЦИМ с ЦВМ или внешними устройствами.The proposed storage device operates in two modes: in the solution mode of the digital integrating interface (CIM) and in the exchange mode of information of the CIM with digital computers or external devices.

В первом режиме основные регистры используютс в качестве параллельно-последовательной пам ти цифровой интегрирующей мащины, т. е. в каждом основном регистре соответствующего интегратора информаци циркулирует последовательно, а во всех интеграторах информаци обрабатываетс одновременно (параллельно).In the first mode, the main registers are used as a parallel-serial memory of the digital integrating pattern, i.e., in each main register of the corresponding integrator, the information is circulated sequentially, and in all the integrators, the information is processed simultaneously (in parallel).

С помощью первой и второй серий тактовых импульсов, поступающих соответственно, на щины 6 и 7, осуществл етс сдвиг информации в регистрах, т. е. выполн етс ее циркул ци в каждом интеграторе ЦИМ. Причем в двухтактных основных сдвигающих регистрах промежуточное хранение информации осуществл етс в четных триггерах, а нечетные триггеры вл ютс основными.With the help of the first and second series of clock pulses, arriving, respectively, at 6 and 7, the information is shifted in the registers, i.e. it is circulated in each CIM integrator. Moreover, in the two-stroke main shift registers, intermediate information storage is carried out in even triggers, and odd triggers are basic.

Во втором режиме записываемое число из ЦВМ ио входам HI-14/j заноситс во вспомогательный регистр. Разрешение на запись числа в основной регистр выполн ет дешифратор адреса сигналом на одной из выходных шин . Аналогично выполн етс считывание числа из определенного основного регистра во вспомогательный регистр, из которого затем число передаетс в пам ть ЦВМ илиIn the second mode, the recorded number from the digital computer and the HI-14 / j inputs is entered in the auxiliary register. The permission to write the number to the main register performs the address decoder with a signal on one of the output buses. Similarly, a number is read from a certain main register to an auxiliary register, from which the number is then transferred to the memory of a digital computer or

во внешнее устройство.into an external device.

Предмет изобретени Subject invention

Запоминающее устройство, содержащее основные регистры, выполненные на триггерах, соединенных последовательно через вентили записи, собирательные схемы, дешифратор адреса и вспомогательный регистр, причем входы вентилей записи четных разр дов основных регистров соединены с первой шиной тактовых импульсов, а входы вентилей записи нечетных разр дов - со второй щиной тактовых имп)льсов, отличающеес тем, что, с целью повыщени быстродействи устройства,A storage device containing basic registers executed on triggers connected in series through recording gates, collecting circuits, address decoder and auxiliary register, with inputs of recording gaps of even bits of main registers connected to the first bus of clock pulses, and inputs of recording gates of odd bits with a second clock pulse width, characterized in that, in order to increase the speed of the device,

оно содержит дополнительные вентили записи нул и единицы и вентили считывани единицы дл каждого нечетного триггера основных регистров; причем нулевой выход каждого триггера вспомогательного регистра соединенit contains additional zero and one write gates and unit read gates for each odd trigger of the main registers; and the zero output of each trigger of the auxiliary register is connected

с одним из входов дополнительного вентил записи нул соответствующего нечетного триггера каждого основного регистра, а единичный - с одним из входов дополнительного вентил записи единицы соответствующегоwith one of the inputs of the additional recording valve zero of the corresponding odd trigger of each main register, and one with one of the inputs of the additional recording valve of the unit of the corresponding

нечетного триггера каждого основного регистра; другие входы дополнительных вентилей записи нул и единицы и один из входов вентил считывани каждого нечетного триггера основного регистра подключен к соответствующему выходу дешифратора адреса; другие входы вентилей считывани соединены с единичным выходом каждого нечетного триггера основного регистра, а выходы вентилей считывани каждого соответствующего нечетногоthe odd trigger of each main register; other inputs of additional zero and one write gates and one of the input gates of reading each odd trigger of the main register is connected to the corresponding output of the address decoder; the other inputs of the read gates are connected to the single output of each odd trigger of the main register, and the outputs of the read gates of each corresponding odd

триггера основных регистров подключены через собирательную схему .к единичному входу соответствующего триггера всиомогательного регистра; выходы дополнительных вентилей записи нул и единицы подключены соответственно к нулевому и единичному входам нечетных триггеров основных регистров.the trigger of the main registers is connected via a collective circuit. To the single input of the corresponding trigger of the auxiliary register; the outputs of the additional zero and one write gate valves are connected respectively to the zero and single inputs of the odd triggers of the main registers.