Claims (2)
Поставленна цель достигаетс тем, что в устройство, содержащее регистр, вход которого вл етс первым входом устройства, выход регистра соединен с первым входом блока пам ти, выход кото20 рого втшетс выходом устройства, блок управленЕЩ, первый и второй входы которого сое Диневы соответственно с входами первого и второго счетчиков и с первыми 39 входами первого и второго элементов И, вторые входы которьЖ соединены с первь ми входами первого к второго счетчиков, выходы первого и второго элементов JHI соединены с входами первого элемента ИЛИ, выход которого соединен с вторым входом блока пам ти, третий и четвертый входы которого соединены с входами блока управлени , введены второй элемент ИЛИ, первый, второй, третий, чет вертый и п тый триггеры, третий, четвертый и п тый элементы И и блок, сравнени , входы которого соединены с первыми выходами первого и второго счетчиков , вторые выходы которых соединены с входами третьего триггера, первый выход которого .соединен с первым входом п того элемента И, второй- вход которого .соединен с выходом блока сравнени , выход п того элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с в-торым выходом третьего триггера, третий и четвертый входы блока пам ти соединены с первыми входами четвертого и п того тригге ров и с первыми входами первого и второго триггеров, вторые входы которых вл ютс соответственно вторым и третьим входами устройства, выходы первого и второго триггеров соединены с первыми входами третьего и четвертого элементов И, вторые входы которых соединены соответственно с первь ми выходами п того и четвертого триггеров, вторые выходы которых соединены соответственно с входами второго и первого счетчиков, выход второго элемента ИЛИ соединен с третьим входом четвертого элемента И, выход которого соединен с вторым входом п того триггера , выход третьего элемента И соединен с вторым входом четвертого триггера . На чертеже представлена функШюналь па схема устройства. Устройство содержит регистр 1, блок пам ти 2, первый элемент ИЛИ 3, блок управлени 4, первьй и второй счетчики 5 и 6, первый и второй элементы И 7 И 8, второй элемент ИЛИ 9, блок сравне ни 1О, первый, второй, третий, четвертый и п тый триггеры 11, 12, 13, 14 и 15, третий, четвертый и п тый элемен ты И 16, 17 и 18, входные шины 19, первую управл ющую шину 20, вторую управл ющую щзшу 21, выходную шину 2 УстройстБо работает следующим образом , 54 Входна информаци поступает по ши- нам 19, записываетс в регистр 1 и хранитс в нем до окончани записи ее в блок пам ти 2. Одновременно импульсом сопровождени информационного слова по первой управл ющей ишне 20 трип гер 11 устанавливаетс в 1, сигнал с выхода первого триггера 11 проход т через третий элемент И 16 и устанавливает четвертый триггер 14 в 1. Сигналом с инверсного выхода четвертого триггера 14 закрываетс четвертый элемент И 17 и открьюаетс первый элемент И 7, а выходы первого счетчика 5 через первый элемент И 7 и первый элемент ИЛИ 3 подключаетс к адресным входам блока пам ти 2. Одновременно по сигналу с выхода четвертого триггера 14 в блоке управлени 4 формируютс импульсы, которыми производитс запись в блок пам ти 2. После записи каждого информационного слова первый и четвертый триггеры 11 и 14 устанавливаютс в О, а показани nejvвого счетчика 5 увеличиваютс на единицу . При переполнении первого счечгчика 5 третий триггер 13 устанавливаетс в 1. Считывание из блока пам ти 2 производитс по импульсу запроса информации , который поступает по второй упра&Л51юшей шине 21 и устанавливает второй триггер 12 в 1. Если в блоке пам ти 2 имеетс несчитанна информаци и в этот момент не ведетс запись, то п тый триггер 15 устанавливаетс в , если же запись ведетс , то п тый риггер 15 устанавливаетс в 1 только после окончани записи, когда четвертый 14 устанавливаетс в О и с его выхода на вход четвертого элемента И 17 поступает разрешающий сигнал. Сигналом с выхода п того триггера 15 закрываетс уретнй элемент И 16, тем самым запрещаетс формирование окгна- лов записи во врем считьтани . Одно-, временно открываетс второй элемент И 8 и выходы второго счетчика 6 через второй элемент И 8 и через первый элемент ИЛИ 3 подклю иютс к адресным входам блока пам ти 2. В блоке управ„ени 4 формируютс свсгналы, неойсодиj je дл считывани информации из блока пам ти, и считанное информационное поступает на вьгходную шину 22. Поода считывани каждого слова второй и п тый триггеры 12 и 15 устанавливаютчс в О, а второй счетчик 6 измен ет свои цоказани на , При переполнении 5 второго счетчика 6 третий триггер 13 и второй счетчик 6 устанавливаетс в О. Контроль наличи несчитанной ив формации производшзс при п(лаащ схем состо щей из третьего триггера 13, блока сравнени 1О, п того элемента И 18 и второго элемента ИЛИ 9, Сигнал разрешени считывани формируетс в следующих случа х: при неполном заполнении блока пам ти 2 в случае, когда показаний первого счетчика 5 больше показани второго счетчика 6, сигнал .с блока сравнени 1О открывает п тый элемент И 18 и сигнал разрюшени счи.тывашш с ее выхода проходит через второй элемент ИЛИ 9 на вход четвертого элемента И 17; после переполнени первого счетчика 5 сигнал, разрешающий считывание, с выхода третьего триггера 13 проходит через второй элемент ИЛИ 9 на вход четвертого элемента И 17. Изобретение позвол ет повьюить 6i стродействие устройства в 1,5 раза и исключить задержку качала обработки информашга на ЭВМ за счет того, что считьшание информашш может произво- дитьс сразу после начала поступлени информашш на устройство, что особенно важно нри обработке информации на ЭВМ в реальном времени. Предлагаемое уст ройство целесообразно использовать дл ввода информшши тогда, когда среднее врем обработки массива информации меньше времени ввода массива. Формула изобретени Устройство дл ввода информашш, содержащее регистр, вход которого вл етс первым входом устройства, выход регистра соединен с первым входом блока пам ти, выход которого вл етс вы ходом устройства, блок управлени , первый и второй входы которого соединены соответственно с входами первого и вто рого счетчиков и с первыми входами первого, и второго эле ментов И, вторые входы которых соедЕнены с первыми 55 выходами первого и второго счетчиков, вькоды первого и второго элементов И соединень с входами первого элемента ИЛИ, выход которого соединен с вторым входом блока пам ти, третий и четвертый входы которого соединены с выхо-/ дами блока управлени , отличающеес тем, что, с целью увеличени быстродействи устройства, в него введены второй элемент ИЛИ, первый, второй, третий, четвертый и п тый триггеры, третий, четвертый и п аый элементы И и блок сравнени , входы которого соединены с первыми выходами первого и вто- рого счетчиков, вторые выходы которых соединены с входами третьего триггера, первый выход которого соединен с пе вым входом п того элемента И, второй вход которого соединен с выходом блока сравнени , выход п того элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом третвего триггера, третий и четвертый входы блока пам ти соединены с первьпии входами четвертого и п того триггеров и с первыми входами первого и второго триггеров, вторые входы которых вл ютс соответслвенно вторым и третьим входами уст ройства , выходы первого и второго триггеров соединены с первьми входами третьего и четвертого элементов И, вторые входы которых соединены соот ветственно с первыми выходами п того и четвертого триггеров, вторые выходы которых соединены соответственно с входами второго и первого счетчиков, выход второго элемента ИЛИ соединен с третьим входом четвертого элемента И, выход которого соедини с вторым входом п того триггера, выход третьего элемента И соедшган с вторым входом четвертого триггера. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 369562, кл. G06F 3/О4, 1970, The goal is achieved by the fact that in the device containing the register, whose input is the first input of the device, the output of the register is connected to the first input of the memory block, the output of which is entered by the output of the device, the control unit, the first and second inputs of which are Dinev soybean respectively the first and second counters and with the first 39 inputs of the first and second elements And, the second inputs of which are connected to the first inputs of the first to the second counters, the outputs of the first and second elements JHI connected to the inputs of the first IL element And, the output of which is connected to the second input of the memory unit, the third and fourth inputs of which are connected to the inputs of the control unit, the second OR, first, second, third, fourth and fifth triggers, third, fourth and fifth elements AND and unit, the comparison, the inputs of which are connected to the first outputs of the first and second meters, the second outputs of which are connected to the inputs of the third trigger, the first output of which is connected to the first input of the fifth And element, the second input of which is connected to the output of the comparison unit, output n that element Ta I is connected to the first input of the second OR element, the second input of which is connected to the second output of the third trigger, the third and fourth inputs of the memory unit are connected to the first inputs of the fourth and fifth triggers and to the first inputs of the first and second triggers, the second inputs which are, respectively, the second and third inputs of the device, the outputs of the first and second triggers are connected to the first inputs of the third and fourth And elements, the second inputs of which are connected respectively to the first outputs of the fifth and fourth trigger , The second outputs of which are respectively connected to the inputs of the first and second counters, the output of the second OR element connected to the third input of the fourth AND gate, whose output is connected to the second input of the fifth flip-flop, the output of the third AND element is connected to the second input of the fourth flip-flop. The drawing shows the functional arrangement of the device. The device contains a register 1, a memory block 2, the first element OR 3, the control unit 4, the first and second counters 5 and 6, the first and second elements AND 7 AND 8, the second element OR 9, the block compared to 1O, the first, second, the third, fourth and fifth triggers 11, 12, 13, 14 and 15, the third, fourth and fifth elements And 16, 17 and 18, the input tires 19, the first control bus 20, the second control shaft 21, the output bus 2 The device operates as follows, 54 The input information is received via bus 19, written to register 1 and stored in it until the end of the recording in memory block 2. Simultaneously With the help of the information word for the first control variable 20, the trip er 11 is set to 1, the signal from the output of the first trigger 11 passes through the third element 16 and sets the fourth trigger 14 to 1. The fourth element 11 closes the signal from the inverse output of the fourth trigger 14 17 and the first element AND 7 is opened, and the outputs of the first counter 5 through the first element AND 7 and the first element OR 3 are connected to the address inputs of memory block 2. Simultaneously, the signal from the output of the fourth trigger 14 in the control unit 4 forms ruyuts pulses which recording is performed in the storage unit 2. After recording each information word the first and fourth flip-flops 11 and 14 are set to ON, and the counter readings nejvvogo 5 are increased by one. When the first switch 5 overflows, the third trigger 13 is set to 1. Reading from memory 2 is effected by a request for information, which is received via the second control & bus 21 and sets the second trigger 12 to 1. If there is unread information in memory 2 and at this moment the recording is not recorded, the fifth trigger 15 is set to, if the recording is kept, the fifth trigger 15 is set to 1 only after the recording is finished, when the fourth 14 is set to O and from its output to the input of the fourth element 17 doing t enable signal. The signal from the output of the fifth trigger 15 closes the urethonic element AND 16, thereby prohibiting the formation of recording records during the reading. Simultaneously, the second element AND 8 and the outputs of the second counter 6 are opened through the second element AND 8 and through the first element OR 3 are connected to the address inputs of memory 2. In the control unit 4, signals are generated that are not read to read of the memory unit and the read information is fed to the output bus 22. As each word is read, the second and fifth triggers 12 and 15 are set to O, and the second counter 6 changes its price to, When the second counter overflows 5, the third trigger 13 and the second counter 6 is set in O. Control of the presence of unread willow formations at a production site (with the circuits consisting of the third trigger 13, the comparison unit 1O, the fifth element AND 18 and the second element OR 9, the read enable signal is generated in the following cases: when the memory block is not full 2 in the case when the readings of the first counter 5 are greater than the readings of the second counter 6, the signal. after the first counter 5 overflows, the signal allowing readout from the output of the third trigger 13 passes through the second element OR 9 to the input of the fourth element AND 17. The invention makes it possible to pull 6i the device's response 1.5 times and eliminate the delay in processing the information on the computer by the fact that information can be compiled immediately after the start of the arrival of information on the device, which is especially important when processing information on a computer in real time. It is advisable to use the proposed device to enter information when the average processing time of an array of information is shorter than the input time of an array. The invention A device for inputting information containing a register whose input is the first input of the device, the output of the register is connected to the first input of the memory block whose output is the output of the device, the control unit whose first and second inputs are connected respectively to the inputs of the first and the second counters and the first inputs of the first and second elements And, the second inputs of which are connected to the first 55 outputs of the first and second counters, codes of the first and second elements And connecting to the inputs of the first element And And, the output of which is connected to the second input of the memory unit, the third and fourth inputs of which are connected to the outputs of the control unit, characterized in that, in order to increase the speed of the device, the second element OR, first, second, third, the fourth and fifth triggers, the third, fourth and fifth elements And and the comparison unit, the inputs of which are connected to the first outputs of the first and second counters, the second outputs of which are connected to the inputs of the third trigger, the first output of which is connected to the first input of the fifth element And, in The input of which is connected to the output of the comparator, the output of the fifth element I is connected to the first input of the second element OR, the second input of which is connected to the second output of the third trigger, the third and fourth inputs of the memory block are connected to the first input of the fourth and fifth triggers and the first inputs of the first and second triggers, the second inputs of which are respectively the second and third inputs of the device, the outputs of the first and second triggers are connected to the first inputs of the third and fourth elements AND, the second inputs of which connected to the first outputs of the fifth and fourth triggers, the second outputs of which are connected respectively to the inputs of the second and first counters, the output of the second element OR is connected to the third input of the fourth element AND, the output of which is connected to the second input of the fifth trigger, the output of the third element And soedshgan with the second input of the fourth trigger. Sources of information taken into account during the examination 1. USSR author's certificate No. 369562, cl. G06F 3 / O4, 1970,
2.Авторское свидетельство СССР № 378832, л. GO6F 3/О4, 197О (прототип).2. USSR author's certificate number 378832, l. GO6F 3 / О4, 197О (prototype).