SU467394A1 - Устройство дл хранени двоичной информации - Google Patents

Description

По тактовому сигналу, поступающему от формировател  5, указанный знак записываетс  в первые разр дные  чейки регистров пам ти 4i-4п. На спаде этого тактового сигнала производитс  сдвиг информации в приемном регистре и в регистрах пам ти. При этом в приемном регистре оказываетс  записанной сдвинута  на один разр д контрольна  комбинаци  010000010, а  чейки первых разр дов регистров пам ти подготавливаютс  к приему следующих разр дов. На фронте следующего тактового сигнала байт, представл ющий собой сдвинутую на один разр д контрольную комбинацию, записываетс  в регистры пам ти. На спаде второго тактового сигнала вновь производитс  продвижение информации в регистрах пам ти и остатка от контрольной комбинации в приемном регистре. При этом в приемном регистре оказываетс  записанным байт 100000100. Если пам ть исправна, то на фронте такта, соответствующему последнему байту объема пам ти, контрольна  комбинаци  из регистров пам ти выводитс  в  чейки 2i-2,1 выходного регистра. При этом на выходе дещифратора 1 по вл етс  сигнал, воздействующий на ключ 6 и разрещающий прохождение информации с выходного регистра в приемный регистр . Этот же сигнал воспринимаетс  формирователем 7. На спаде последнего тактового сигнала контрольна  комбинаци  в выходном регистре сдвигаетс  на один разр д. Передача информации в  чейках 2i-2п производитс  через логические элементы «ИЛИ 3i-Зп-ь Если регистры пам ти исправны, то на оба входа каждого элемента «ИЛИ поступают одинаковые сигналы. Далее по тактам контрольна  комбинаци  продвигаетс  по  чейкам выходного регистра и через ключ 6 поступиет на вход приемного регистра. Когда второй р .ч контрольна  комбинаци  будет введена в выходной регистр, то от дешифратора 1 поступит сигнал, по которому формирователь 7 сформирует сигнал исправности устройства. Если регистры пам ти неисправны, но дещифратором 1 будет случайным образом дещифрована контрольна  комбинаци , то комбинаци , поступающа  на следующих тактах от регистров пам ти, окажетс  несоответствующей сдвинутым байтам контрольной комбинации . Следовательно, будет искажен байт, вводимый из выходного регистра в приемный. В этом случае второй раз контрольна  комбинаци  дещифрована не будет и сигнал исправности от формировател  7 не поступит. Таким образом, в предложенном устройстве имеетс  возможность провер ть исправность всех составных блоков, а именно, формировател  тактов сдвига приемного, выходного и регистров пам ти, а также дешифратора контрольной комбинации. Предмет изобретени  Устройство дл  хранени  двоичной информации , содержащее приемный регистр, выходы которого соединены с информационными входами регистров пам ти, формирователь тактов сдвига, выход которого подключен к тактовым входам приемного, выходного и регистров пам ти, логические элементы «ИЛИ, ключ, отличающеес  тем, что, с целью обеспечени  контрол  исправности устройства , оно содержит шифратор контрольной комбинации , дешифратор контрольной комбинации и формирователь сигнала исправности, причем выходы шифратора контрольной комбинации соединены с разр дными входами приемного регистра, входы дещифратора контрольной комбинации подключены к разр дным выходам выходного регистра, а выход - ко входу формировател  сигнала исправности и к управл ющему входу ключа, через который последний разр дный выход выходного регистра соединен с информационным входом приемного регистра, выход первого из регистров пам ти подключен к первому разр дному входу выходного регистра, а выход каждого из последующих регистров пам ти соединен с одним из входов соответствующего логического лемента «ИЛИ, который другим входом и выходом подключен между соседними разр дными  чейками выходного регистра.

JA

Bb/xoS-m

инфор

Чл

ци 

Сигнал исправности

IjWdHOJ

VHtpopMoijua

5

ИпраВллющии сигнал