SU450368A1 - - trigger - Google Patents
- triggerInfo
- Publication number
- SU450368A1 SU450368A1 SU1920994A SU1920994A SU450368A1 SU 450368 A1 SU450368 A1 SU 450368A1 SU 1920994 A SU1920994 A SU 1920994A SU 1920994 A SU1920994 A SU 1920994A SU 450368 A1 SU450368 A1 SU 450368A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- logical
- trigger
- bistable cell
- output
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
1one
Изобретение относитс к устройствам вычислительной техники и. цифровой автоматики .This invention relates to computing devices and. digital automation.
Известен / 5-триггер, содержащий бистабильную чейку, выполненную на логических элементах «И-НЕ, к каждому плечу которой подключена схема совпадени . Одни входы схем совпадени объединены и соединены с шиной тактирующего импульса, другие входы подключены к информационным шинам. В таком триггере б)ыстродействие ограничено временем суммарной задержки переключени логических элементов обоих плеч бистабильной чейки.There is a known 5-trigger containing a bistable cell made on AND-NOT gates, to each arm of which a coincidence circuit is connected. Some of the inputs of the coincidence circuits are combined and connected to the clock pulse bus, the other inputs are connected to the information buses. In such a trigger, b) the effect is limited by the total switching time of the logic elements of both arms of the bistable cell.
В цел х повышени быстродействи в предлагаемом триггере установлен дополнительный логический элемент «И-НЕ, пр мой выход которого соединен с дополнительными входами логических элементов «И-НЕ бистабильной чейки, а инверсный выход - с шиной тактирующего импульса.In order to improve the speed in the proposed trigger, an additional logical element "AND-NOT, the direct output of which is connected to the additional inputs of the logical elements" AND-NOT a bistable cell, and the inverse output is connected to a clock pulse bus, is installed.
На чертеже показана функциональна схема предлагаемого / 5-триггера.The drawing shows the functional diagram of the proposed / 5-trigger.
Триггер содержит бистабильную чейку, выполненную на логических элементах «И-НЕ 1 и 2 с подключенными к входам каждого ее плеча схемами совпадени 3 и 4, одни входы которых объединены и соединены с шиной 5 тактирующего импульса, а другие подключены к информационным шинам 6. Пр мой выход 7 логического элемента «И-НЕ 8 соединен с дополнительным входом каждого нлеча бистабильной чейки, а инверсный выход - с шиной 5 тактирующего импульса.The trigger contains a bistable cell made on the AND-1 and 2 logic elements with coincidence circuits 3 and 4 connected to the inputs of each arm, one inputs of which are combined and connected to the clock 5, and others are connected to the information bus 6. Pr My output 7 of the logical element “IS – NE 8 is connected to the auxiliary input of each zero of a bistable cell, and the inverse output is connected to the bus 5 of the clocking pulse.
Если в отсутствие тактирующего импульса (импульса записи информации) на входе логического элемента 8 имеетс уровень логического «О, то на выходе бистабильной чейки при этом будет уровень логической «1.If, in the absence of a clocking pulse (information recording pulse), the input logic level 8 has a logic level "O, then the output level of the bistable cell will be logic level" 1.
Ввиду присутстви логической «1 на тактируемом входе схем совпадени поступающие на информационные шины сигналы в виде логического «О и логической «1 инвертируютс и выдаютс на входы бистабильной чейки.Due to the presence of a logical "1" at the clocked input of the matching circuits, the signals arriving at the information buses in the form of a logical "O and logical" 1 are inverted and output to the inputs of the bistable cell.
В момент прихода на дополнительные входы логических элементов 1 и 2 тактирующего импульса в виде логической «1 происходитAt the time of arrival at the additional inputs of logic elements 1 and 2, the clocking pulse in the form of a logical "1 occurs
совпадение логических «1 на трех входах одного из логических элементов 1 и 2, что приводит к изменению уровн его выхода, по вл етс логический «О. При этом включаетс бистабильна чейка, в результате чего на выходах фиксируетс поступающа на вход информаци . Одновременно со срабатыванием бистабильной чейки происходит выключение схем совпадени по тактируемому входу, чем устран етс вли ние информационных сигналов на состо ние бигт бильной чейки.the coincidence of the logical "1 on three inputs of one of the logical elements 1 and 2, which leads to a change in the level of its output, appears logical" O. In this case, a bistable cell is turned on, as a result of which the incoming information is recorded at the outputs. Simultaneously with the operation of the bistable cell, the coincidence circuits of the clocked input are switched off, thus eliminating the influence of information signals on the state of the big cell.
Предмет изобретени Subject invention
S-триггер, содержащий бистабильную чейку на логических элементах «И-НЕ, к каждому плечу которой подключены схемы совпадени , одни входы которых объединены и соединены с шиной тактирующего импульса, а другие входы подключены к информационным шинам, отличающийс тем, «itu, С целью повышени быстродействи , в нем установлен дополнительный логический элемент «И-НЕ, пр мой выход которого соединен с дополнительными входами логических элементов «И-НЕ бистабильной чейки, а инверсный выход - с шиной тактирующего импульса .An S-flip-flop that contains a bistable cell on "AND-NAND" logic gates, to each arm of which coincidence circuits are connected, one inputs of which are combined and connected to the clock bus, and the other inputs are connected to information buses, characterized by increase the speed, it has an additional logical element "AND-NOT, the direct output of which is connected to the additional inputs of the logical elements" AND-NOT a bistable cell, and the inverse output - to the clock pulse bus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1920994A SU450368A1 (en) | 1973-05-07 | 1973-05-07 | - trigger |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1920994A SU450368A1 (en) | 1973-05-07 | 1973-05-07 | - trigger |
Publications (1)
Publication Number | Publication Date |
---|---|
SU450368A1 true SU450368A1 (en) | 1974-11-15 |
Family
ID=20553333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1920994A SU450368A1 (en) | 1973-05-07 | 1973-05-07 | - trigger |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU450368A1 (en) |
-
1973
- 1973-05-07 SU SU1920994A patent/SU450368A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1342099A (en) | Logic circuit using complementary type insulated gate field effect transistors | |
ATE84165T1 (en) | LOGICAL CIRCUIT WITH LINKED MULTIPORT FLIP FLOPS. | |
SU450368A1 (en) | - trigger | |
SU476686A1 (en) | Trigger Failure Device | |
SU459857A1 (en) | Trigger = type | |
SU364964A1 (en) | ALL-UNION PAT? 111110-1 SHYAP? | |
SU396832A1 (en) | D-TRIGGER WITH DELAY | |
SU842965A1 (en) | Storage device | |
SU482899A1 (en) | Divider by 5 | |
SU439922A1 (en) | Logic circuit | |
SU375795A1 (en) | SELF-CORRECTIVE TRIGGER WITH COUNTABLE ENTRANCE ON POTENTIAL ELEMENTS "AND –NE" | |
SU437208A1 (en) | Pulse Synchronizer | |
SU566359A1 (en) | Frequency divider by 1,5 | |
SU843177A1 (en) | Trigger device | |
SU369708A1 (en) | LIBRARY I | |
GB1464842A (en) | Resettable toggle flip-flop | |
SU372696A1 (en) | TWO-POSITION KEY FOR POWER SWITCHING OF PULSE SIGNALS | |
SU1522383A1 (en) | Digital pulse generator | |
SU362351A1 (en) | COUNTED TRIGGER | |
SU394922A1 (en) | N-STABLE ASYNCHRONOUS TRIGGER | |
SU1415432A1 (en) | Ternary computing device | |
SU437128A1 (en) | Shift register | |
SU491131A1 (en) | Trigger register using mismatch signals | |
SU1173549A1 (en) | Level distributor | |
SU534875A1 (en) | Reversible counter |