Claims (2)
Изобретение относитс к цифровой автоматике, вычислительной технике и микроэлектронике. Известен)-триггер, содержащий шесть инверторов, первые выходы, первого и второго инверторов соединены с входами соответственно второго и первого инверторов, вторые выходы которых соединены с выходамиD-триггера , Б -вход которого соединен с вхо дом третьего инвертора, который соед нен с первым выходом четвертого инве тора, вход которого соединен с первым выходом третьего инвертора, второй выход которого соединен с входом п того инвертора, выход которого соединен с входом, шестого инвертора, первый выход которого соединен с вхо дом п того инвертора, а вторые выход четвертого и шестого инверторов соед нены с входами соответственно первог и второго инверторов П3« ИзвестенD-триггер, содержащий первый, второй, третий, четвертый и п тый инверторы, первый выход первого инвертора соединен с входом второго инвертора и выходом третьего инвертора , первый выход второго инвертора соединен с входом первого инвертора и первым выходом четвертого инвертора, второй выход которого соединен с входом третьего инвертора и первым выходом п того инвертора 122Недостатком этого D-триггера вл етс относительно низкое быстродействие . Цель изобретени - повышение быстродействи . Поставленна цель достигаетс тем, что в1)-триггере, содержащем первый, второй, третий, четвертый и п тый инверторы, первый выход первого инвер тора соединен с входом второго инвертора и выходом третьего инвертора, первый выход второго инвертора соеди нен с входом первого инвертора и первым выходом четвертого инвертора, второй выход которого соединен с входом 38 третьего инвертора и первым выходом п того инвертора, вход и второй выход п того инвертора соединены соответственно с тактовым входом Hj)-BxoдомР-триггера , который соединен с входом четвертого инвертора. На чертеже показана структурна схема D-триггера. D-триггер содержит первый 1, Btoрой 2, третий 3, четвертый 4 и п тый 5 инверторы, первый выход первого инвертора 1 соединен с входом второго инвертора 2 и выходом третьего инвертора 3, первый выход второго инвертора 2 с едТанен с входом перво|ГО инвертора 1 и первым выходом чет вертого инвертора 4, второй выход ко торого соединен с входом третьего инвертора 3 и riepBHiM выходом п того инвертора 5, вход и второй выход которого соединены соответственно с такто вым входом 6 и)-входом 7D-триггера который соединен -с входом четвертого инвертора. Соединение выхода третьего инвертора 3 с входом второго инвертора 2 и выходом первого инвертора 1, соединение выхода четвертого инвертора с входом первого Инвертора 1 и выходом второго инвертора 2, соединение входа третьего инвертора 3 с вькодом п того инвертора 5 и выходом четвертого инвертора 4 и соединение входа четвертого инвертора 4 с выходом п того инвертора 5 и1)-входом 7 образуют элементы монтажное И. П тый инвертор 5 дл обеспечени нормального функционировани должен иметь задержку срабатывани , превышакнцую задержку срабатывани остальных инверторов D -триггер работает следующим образом . Если на входеD установлено значение D 1 то при поступлении положительного фронта синхросигнала С переключаетс инвертор 4 При этом ин вертор 1 переключаетс в состо ние логической 1. Инвертор 3 также пере ключаетс , и на входе инвертора 2 устанавливаетс единичное логическое состо ние. Инвертор 2 переключаетс в состо ние логического О. Таким образом производитс запись в триггер .информации, поступившей по входу D , если задержка переключени инвертора 5 достаточна- дл переключени инвертора it 2-fc2i. По истечении времени на выходе инвертора 5 устанавливаетс состо ние логического О 4 и любые изменени сигнала на входе) не вызывают изменени состо ний выходов триггера. Если на входе t) установлено значение логического О, то при поступлении положительного фронта синхросигнала С на входе инвертора 3 устанагвливаетс сигц,ал логической 1. На входе инвертора 2 устанавливает : нулевой логический сигнал, и инвертор 2 переключаетс в состо ние логической 1. При этом инвертор I переключаетс в состо ние логического О. Дл нормальной работы триггера необходимо выполнение услови Т 4:, где с длительность синхросигнала С. При этом рабоча частота триггера составл ет /2СГак как задержка переключени логических элементов зависит от потребл емой мощности, то необходимые значени С дл инвертора 5 2t Зi2Moжнo обеспечить путем уменьшени его потребл емой мощности по сравнению с элементами 1-4. I При работе в цифровом устройстве один инвертор 5 может вырабатывать сигналы С дл нескольких триггеров. Предлагаемьдй D-триггер ориентирован на использование элементов инжекционной логики. Формула изобретени D-триггер, содержащий первый, второй , третий, четвертый и п тый инверторы , первый выход первого инвертора соединен с входом второго инвертора и выходом третьего инвертора, первый выход второго инвертора соединен с входом первого инвертора и первым выходом четвертого инвертора, второй выход которого соединен с входом третьего инвертора и первым выходом п того инвертора, отличающийс тем, что, с целью повышени быстродействи , вход и второй выход п того инвертора соединены соответственно с тактовым входом иD-входомD-триггера , который соединен с входом четвертого инвертора. Источники информации, прин тые во внимание при экспертизе 1.Лебедев В.И. и др. Схемотехнические особенности элементов с инжекционным питанием. Сб. Микроэлектроника и полупроводниковые приборы, М., Советское Радио, 1977, вып.2. The invention relates to digital automation, computing and microelectronics. Known) -riggers containing six inverters, the first outputs of the first and second inverters are connected to the inputs of the second and first inverters, respectively, the second outputs of which are connected to the outputs of the D-flip-flop, the input of which is connected to the input of the third inverter, which is connected to the first the output of the fourth investor, whose input is connected to the first output of the third inverter, the second output of which is connected to the input of the fifth inverter, the output of which is connected to the input of the sixth inverter, the first output of which is connected to the input of the fifth Inverter, and the second output of the fourth and sixth inverters are connected to the inputs of the first and second inverters P3, respectively. The D-flip-flop is known, containing the first, second, third, fourth and fifth inverters, the first output of the first inverter is connected to the input of the second inverter and the output of the third inverter , the first output of the second inverter is connected to the input of the first inverter and the first output of the fourth inverter, the second output of which is connected to the input of the third inverter and the first output of the fifth inverter 122 The disadvantage of this D-flip-flop is are relatively low speed. The purpose of the invention is to increase speed. The goal is achieved by the fact that a b1-trigger comprising a first, second, third, fourth and fifth inverters, the first output of the first inverter is connected to the input of the second inverter and the output of the third inverter, the first output of the second inverter is connected to the input of the first inverter and the first output of the fourth inverter, the second output of which is connected to the input 38 of the third inverter and the first output of the fifth inverter, the input and the second output of the fifth inverter are connected respectively to the clock input Hj) -BhodomP-flip-flop, which is connected to the input Ohm fourth inverter. The drawing shows the D-flip-flop structure. D-flip-flop contains the first 1, B troy 2, third 3, fourth 4 and fifth 5 inverters, the first output of the first inverter 1 is connected to the input of the second inverter 2 and the output of the third inverter 3, the first output of the second inverter 2 is connected to the input of the first | GO Inverter 1 and the first output of the fourth inverter 4, the second output of which is connected to the input of the third inverter 3 and the riepBHiM output of the fifth inverter 5, the input and second output of which are connected respectively to the clock input 6 and) - the input of the 7D trigger which is connected with the input of the fourth inverter. Connection of the output of the third inverter 3 to the input of the second inverter 2 and the output of the first inverter 1, connection of the output of the fourth inverter to the input of the first Inverter 1 and output of the second inverter 2, connection of the input of the third inverter 3 to the first inverter 5 and output of the fourth inverter 4 the fourth inverter 4 with the output of the fifth inverter 5 and 1) -input 7 form mounting elements. In order to ensure normal operation, the fifth inverter must have a response delay, exceeding the response delay No other inverters D-trigger works as follows. If D is set to D 1, then when the positive edge of the clock signal C arrives, inverter 4 switches. Inverter 1 switches to logical 1 state. Inverter 3 also switches and a single logic state is set at input of inverter 2. Inverter 2 switches to the logical O state. Thus, recording is made into the trigger information received at input D, if the switching delay of inverter 5 is sufficient to switch the it 2-fc2i inverter. Upon expiration of the output time of the inverter 5, a state of logical O 4 is established and any changes in the signal at the input) do not cause a change in the states of the trigger outputs. If the input t) is set to logical O, then when a positive edge of the clock signal C arrives at the input of the inverter 3, a sigz, logic 1, is set. At the input of the inverter 2, it sets: a zero logic signal, and the inverter 2 switches to the logical 1 state. Inverter I switches to the logical O state. For normal operation of the trigger, the condition T 4 must be fulfilled: where with the clock signal C. At that, the operating frequency of the trigger is / 2SG as the switching delay of the logic Since the elements depend on the power consumption, the required C values for the 5 2t Зi2 Inverter can be provided by reducing its power consumption in comparison with elements 1–4. I When operating in a digital device, one inverter 5 can produce signals C for several triggers. The proposed D-trigger is focused on the use of elements of injection logic. D-flip-flop containing first, second, third, fourth and fifth inverters, the first output of the first inverter is connected to the input of the second inverter and the output of the third inverter, the first output of the second inverter is connected to the input of the first inverter and the first output of the fourth inverter, the second output which is connected to the input of the third inverter and the first output of the fifth inverter, characterized in that, in order to increase speed, the input and the second output of the fifth inverter are connected respectively to the clock input and the D input D-flip-flop, which is connected to the input of the fourth inverter. Sources of information taken into account in the examination 1.Lebedev V.I. and others. Circuit-specific features of elements with injection feed. Sat Microelectronics and semiconductor devices, M., Soviet Radio, 1977, issue 2.
2.Патент Франции N 2255709, кл. Н 01 L 27/06, 1976 (прототипУ2. The patent of France N 2255709, cl. H 01 L 27/06, 1976 (prototype