SU1176440A1

SU1176440A1 - D-flip-flor

Info

Publication number: SU1176440A1
Application number: SU843718653A
Authority: SU
Inventors: Александр Леонидович Ратанов; Дмитрий Михайлович Манкевич; Евгений Георгиевич Анцыпович
Original assignee: Предприятие П/Я В-8835
Priority date: 1984-03-27
Filing date: 1984-03-27
Publication date: 1985-08-30

Abstract

1)-ТРИГГЕР содержащий информационный вход, первый и второй элементы И-ИЛИ-НЕ, первый и второй инверторы, выходы которых подключены к первым входам первых групп по И соответствующих элементов И-ИЛИ-НЕ, выходы которых подключены к входам соответствующих инверторов, первый вход второй группы по И первого элемента И-ШШ-НЕ соединен с тактовым входом устройства,, отличающийс тем, что, с целью повышени быстродействи , в него введены третий элемент И-ИЛИ-НЕ, третий и четвертый инверторы, выход третьего элемента И-ИЛИ-НЕ соединен с входом третьего инвертора, выход которого подключен к выходу устройства и к первым входам первой и второй групп по И третьего элемента И-ИПИ-НЕ, второй вход первой группы по И которого соединен с выходом второго инвертора и с nepBtiM входом третьей группы по И третьего элемента И-ИЛИНЕ , второй вход которой соединен с вторым входом второй группы входов по и третьего элемента И-ИЛИ-НЕ и с выходом первого инвертора, выход которого соединен с вторым входом второй группы входов по И первого элемента И-ИЛИ-НЕ, второй вход первой группы входов по И которого соединен с информационным входом устройства, с первым входом третьей группы входов по И первого элемента И-ИЛИ-НЕ, (Л с вторым входом первой группы по И и первым входом третьей группы по И второго элемента И-ИЛИ-НЕ, второй вход которой соединен с первым входом второй группы входов по И второго элемента И-ИЛИ-НЕ и с выходом четвертого инвертора, вход которого подЧ ключен к второму входу третьей групгпы входов по И первого элемента И-ИЛИ-НЕ и к neJjBOMy входу его второй группы по И, причем второй вход второй, группы входов по и второго элемента И-ИЛИ-НЕ соединен с выходом второго инвертора.1) -TRIGGER containing information input, the first and second elements AND-OR-NOT, the first and second inverters, the outputs of which are connected to the first inputs of the first groups of AND corresponding elements AND-OR-NOT, the outputs of which are connected to the inputs of the corresponding inverters, the first the input of the second group on the first element I-W-W-NOT is connected to the clock input of the device, characterized in that, in order to improve speed, the third AND-OR-NOT element, the third and fourth inverters, the output of the third AND- element are introduced into it OR is NOT connected to the input of the three the second inverter, the output of which is connected to the output of the device and to the first inputs of the first and second groups of AND third element I-IPI-NOT, the second input of the first group of AND which is connected to the output of the second inverter and nepBtiM input of the third group of AND third element AND -ILIN, the second input of which is connected to the second input of the second group of inputs on the third element AND-OR-NOT and to the output of the first inverter, the output of which is connected to the second input of the second group of inputs on AND the first element AND-OR-NOT, the second input first groups of inputs by about connected to the information input of the device, with the first input of the third group of inputs on AND the first element AND-OR-NOT, (L with the second input of the first group on AND and the first input of the third group on AND the second element AND-OR-NOT, the second input of which connected to the first input of the second group of inputs by AND of the second element AND-OR-NOT and with the output of the fourth inverter, whose input is connected to the second input of the third group of inputs of AND to the first element AND-OR-NOT and to the neJjBOMy input of its second group by AND , with the second input of the second, the group of inputs for the second element that AND-OR-NOT connected to the output of the second inverter.

Description

11 Изобретение относитс к импульсной технике и может быть использова но при построении устройств передачи и обработки информации. Цель изобретени :- повьшение быстродействи триггера за счет обес печени записи входной информации ка по положительному, так и по отрицательному фронтам тактовых импульсов На фиг. 1 и 2 представлены схему триггера. Триггер содержит первый 1, второй 2 и третий 3 элементы И-ИСЛИ-НЕ, первый 4 второй 5, третий 6 и четвертый 7 инверторы, информационный и тактовый входы 8 и 9 и выход 10. Согласно представленной схеме логическое уравнение выхода первого инвертора (Q ) выгл дит следующим образом: + + D.C, - состо ние выхода перво го инвертора в момент времени t + 1; Q - то же, в момент времени t; D - состо ние входа D; С - состо ние входа С. Следовательно, первый элемент ИИЛИ-НЕ и первый инвертор составл ют схему, эквивалентную схеме мажоритар ного элемента 2, один из входов ко торого подключен к входу D триггера, второй - к входу С, а третий - к выходу элемента. Схема, представленна на фиг. 1, эквивалентна схеме, представленной на фиг. 2, где первый мажоритарный элемент 1-1 замен ет первые инвертор и элемент И-ИЛИ-НЕ, второй мажоритар ный элемент 12 - вторые инвертор и элемент И-ИЛИ-НЕ, а третий мажоритар ный элемент 13 - третий инвертор и третий элемент И-ИЛИ-НЕ. Информационный D-вход триггера со единен с вторыми входами мажоритар- ньгх элементов 11 и 12, выходы которы по цеп м обратных св зей подключены к собственным третьим входам и, соот ветственно, к Первому и второму вхо дам третьего мажоритарного элемента 13, выход которого, вл сь выходом Q-триггера, также поступает на свой третий вход, причем тактовый С-вход 9 триггера соединен с первым входом первого мажоритарного элемента 11 и входом инвертора 7, выход которого подключен к первому входу второго ма жоритарного элемента 12. 0 Триггер работает следующим Предположим, что в момент времени (перед по влением тактового импульса на вход С) на входе D присутствует . высокий потенциал логической единицы, тогда на выходе элемента 12 будет обеспечен уровень логической единицы за счет наличи высоких потенциалов на первом и втором входах, состо ни выходов элементов 11 и 13 неопредеренны . При изменении уровн информационного сигнала по входу D-триггера на низкий уровень логического нул на выходе элемента 11 также по витс уровень логического нул за счет низких потенциалов на входах D и С, однако и в этом случае состо ние выхода триггера неопределенно, но неизменно .. С приходом фронта импульса на тактовый вход С-триггера на выходе триггера установитс низкий уровень, логического нул , обусловленный по влением нул на выходе элемента 12 за счет нулей на первом и втором бходах этого элемента, что означает и наличие нулей на первом и втором входах элемента 13. Изменение на входе 8 уровн информационного сигнала приведет к изменению состо ни выхода элемента 11, но не изменит состо ни выхода триггера , так как в этом случае оно определ етс обратной св зью третьего элемента 13. Соответственно не изменитс и состо ние элемента 2. Смена потенциала на информационном входе не повли ет на состо ние элементов, так как будет подтвержден низкий потенциал на выходе элемента 12, а состо ни элементов 11 и 13 определ ютс обратными св з ми и не измен т-, с . Спад импульса на входе триггера изменит состо ние выхода элемента 11 на низкий, но по-прежнему не повли ет на выход триггера. Смена с низкого на высокий уровень информационного сигнала приведет к переключению в единицу выхода элемента 12, но оп ть-таки не изменит состо ни выхода триггера, а i лишь подготовит эту смену в тот момент , когда изменитс потенциал на входе 9 и по витс вследствие этого логическа единица на выходе элемента 11, т.е. произойдет запись в , триггер логической едкницы. 3 Смена потенциала на информационг ном входе приводит к по влению нул на выходе элемента 12 и подтверждению состо ни элементов 11 и 13. Спад тактирующего импульса возвращает в состо ние единицы элемент 12 и не измен ет состо ни выхода триггера . Смена уровн информационного сигнала обеспечивает по вление логического нул на выходе элемента 11. . Вновь пришедший передний фронт такто 40 вого импульса обеспечит переключение триггера в нуль. Основным и единственным условием переключени триггера вл етс смена уровн информационного сигнала, котора обеспечивает смену состо ний одного из выходов элементов 11 и 12 и подготовку триггера, и последую- ща за ней. смена тактового сигнала, обеспечивающа непосредственную запись нул или единицы (в зависимое-. ти от сигнала на входе D в момент измеи-ени тактирующего сигнала ) в триггер.11 The invention relates to a pulse technique and can be used when building devices for transmitting and processing information. The purpose of the invention: - an increase in the trigger speed due to the liver recording information on both positive and negative clock edges. In FIG. 1 and 2 presents the trigger scheme. The trigger contains the first 1, second 2 and third 3 elements ISHLY-NOT, the first 4 second 5, third 6 and fourth 7 inverters, information and clock inputs 8 and 9 and output 10. According to the diagram, the logical equation of the output of the first inverter (Q ) looks like this: + + DC, - the output state of the first inverter at the time t + 1; Q - the same at time t; D is the input state D; C is the state of input C. Therefore, the first element OR or NOT and the first inverter are the equivalent circuit of the majority element 2, one of the inputs of which is connected to the input D of the trigger, the second to the input C, and the third to the output an item. The circuit shown in FIG. 1 is equivalent to the circuit shown in FIG. 2, where the first major element 1-1 replaces the first inverter and the AND-OR-NOT element, the second major element 12 - the second inverter and the AND-OR-NOT element, and the third major element 13 - the third inverter and the third AND element -OR NO. The informational D-input of the trigger is connected to the second inputs of the majority elements 11 and 12, the outputs of which are connected to their own third inputs on the feedback circuits and, respectively, to the First and second inputs of the third major element 13, the output of which entering the output of the Q-flip-flop, also enters its third input, with the clock C-input 9 of the flip-flop connected to the first input of the first major element 11 and the input of the inverter 7, the output of which is connected to the first input of the second majoritarian element 12. 0 Trigger works after Let us suppose that at the moment of time (before the appearance of a clock pulse at input C) at input D is present. high potential of the logical unit, then the output of element 12 will be provided with the level of the logical unit due to the presence of high potentials on the first and second inputs, the output states of elements 11 and 13 are uncertain. When the level of the information signal at the input of the D-flip-flop changes to a low level of logical zero at the output of element 11, the logical zero level also appears due to low potentials at inputs D and C; With the arrival of the pulse front at the clock input of the C-flip-flop, a low level, a logical zero, is established at the trigger output, caused by the appearance of a zero at the output of element 12 due to zeros on the first and second boes of this element, which means the presence of zeros the first and second inputs of element 13. A change in the input signal level 8 will change the output state of element 11, but will not change the state of the trigger output, since in this case it is determined by the feedback of the third element 13. Accordingly, the state of element 2. The potential change at the information input will not affect the state of the elements, since the low potential at the output of element 12 will be confirmed, and the states of elements 11 and 13 are determined by feedback and will not change. The fall of the pulse at the trigger input will change the state of the output of element 11 to low, but still does not affect the trigger output. A change from low to high level of the information signal will result in switching to the output unit of element 12, but again it will not change the state of the trigger output, and i will only prepare this shift at the moment when the potential at input 9 changes and turns out the logical unit at the output of element 11, i.e. it will write to the trigger of the logical link. 3 Potential change at the information input leads to the appearance of zero at the output of element 12 and confirmation of the state of elements 11 and 13. The decay of the clock pulse returns to the state of element 12 and does not change the state of the trigger output. Changing the level of the information signal ensures the appearance of a logical zero at the output of element 11.. The newly arrived leading edge of the clock pulse will ensure that the trigger switches to zero. The main and only condition for trigger switching is the change of the information signal level, which ensures the change of the state of one of the outputs of elements 11 and 12 and the preparation of the trigger and the subsequent one. a change of the clock signal, which directly records the zero or one (depending on the signal at input D at the time of changing the clock signal) to the trigger.

|±| ±

дd

11eleven

Аг.2 Ag.2

I о wI o w

;j; j

Claims

D-TRIGGER ”containing the information input, the first and second AND-OR-NOT elements, the first and second inverters, the outputs of which are connected to the first inputs of the first AND groups of the corresponding AND-OR-NOT elements, the outputs of which are connected to the inputs of the corresponding inverters, the first the input of the second AND group of the first AND-OR-NOT element is connected to the clock input of the device, characterized in that, in order to improve performance, the third AND-OR-NOT element, the third and fourth inverters, the output of the third AND element are introduced into it OR NOT connected to the input of the third an inverter, the output of which is connected to the output of the device and to the first inputs of the first and second groups of Y of the third I-IPI-NOT element, the second input of the first group of And which is connected to the output of the second inverter and with the first input of the third group of And of the third I-element ORINE, the second input of which is connected to the second input of the second group of inputs by AND of the third AND-OR-NOT element and the output of the first inverter, the output of which is connected to the second input of the second group of inputs by AND of the first AND-OR-NOT element, the second input of the first group inputs by And which is connected with the information input of the device, with the first input of the third group of AND inputs of the first AND-OR-NOT element, with the second input of the first group of AND and the first input of the third group of AND of the second AND-OR-NOT element, the second input of which is connected to the first input the second group of AND inputs of the second AND-OR-NOT element and with the output of the fourth inverter, the input of which is connected to the second input of the third group of inputs of the AND inputs of the first AND-OR-NOT element and the first input of its second group by AND, the second input 'second, group of inputs on AND of the second element AND-OR-NOT connected n with the output of the second inverter.