RU2029431C1

RU2029431C1 - Code converter

Info

Publication number: RU2029431C1
Authority: RU
Inventors: Ю.Н. Кулакова; А.Р. Розанов
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1990-08-07
Filing date: 1990-08-07
Publication date: 1995-02-20

Abstract

FIELD: electronic circuits. SUBSTANCE: code converter has second flip-flop connected through its J,K, and C inputs, respectively, to output, first NOT gate input, and fourth NOT gate output connected to C inputs of fourth, fifth, sixth, and seventh flip-flops and to C input of third flip-flop whose K input is connected to inverter output of NAND gate connected via third NOT gate to J input of third flip-flop which is connected through its direct output to J input of fourth flip-flop and to third input of second NAND gate whose inverted output is connected to K input of fourth flip-flop connected through its direct output to J input of fifth flip-flop and to second input of second NAND gate and through its inverted output, to K input of fifth flip-flop whose output is connected to second input of fourth NAND gate whose inverted output is connected to J input of sixth flip-flop and to input of sixth NOT gate whose output is connected to K input of sixth flip-flop. EFFECT: reduced error in code conversion. 1 dwg

Description

Изобретение относится к электронным схемам общего назначения и может найти применение в системах передачи цифровой информации. The invention relates to general purpose electronic circuits and may find application in digital information transmission systems.

Известен преобразователь кодов, содержащий блоки памяти, счетчики, регистры, блоки сравнения, триггеры и элементы ИЛИ, включенные между входной шиной информации и входной шиной [1]. A known code converter containing memory blocks, counters, registers, comparison blocks, triggers and OR elements included between the input information bus and the input bus [1].

Недостаток известного преобразователя кодов состоит в значительной сложности его конструкции. A disadvantage of the known code converter is the significant complexity of its design.

Известен также преобразователь кодов, содержащий первый триггер, подключенный прямым выходом к первым входам первого и второго элементов И, первый элемент НЕ, подсоединенный входом к входной шине информации, второй триггер, соединенный прямым выходом с первым входом третьего элемента И, подсоединенного вторым входом к выходу второго элемента НЕ, третий триггер, соединенный прямым выходом с первым входом четвертого элемента И, четвертый триггер, подключенный прямым и инверсным выходами к первым входам соответственно пятого и шестого элементов И, пятый триггер, соединенный прямым выходом с первым входом седьмого элемента И, третий элемент НЕ, подключенный выходом к первым входам восьмого и девятого элементов И, выходной элемент, соединенный выходом с выходной шиной, шестой, седьмой и восьмой триггеры, четвертый, пятый и шестой элементы НЕ и входную шину тактовых импульсов [2]. Also known is a code converter comprising a first trigger connected by a direct output to the first inputs of the first and second AND elements, a first element NOT connected by an input to the input information bus, a second trigger connected by a direct output to the first input of the third AND element connected by a second input to the output of the second element NOT, the third trigger connected by a direct output to the first input of the fourth element AND, the fourth trigger connected by direct and inverse outputs to the first inputs of the fifth and sixth elements, respectively cops And, the fifth trigger, connected by a direct output to the first input of the seventh element And, the third element NOT, connected by the output to the first inputs of the eighth and ninth elements And, the output element, connected by the output to the output bus, the sixth, seventh and eighth triggers, fourth, fifth and the sixth elements are NOT and the input clock bus [2].

Недостаток подобного преобразователя кодов состоит к значительной погрешности преобразования кодов. Кроме того, известный преобразователь кодов не позволяет обеспечивать достаточно высокую помехоустойчивость и достаточно высокое быстродействие. The disadvantage of such a code converter is a significant error in the conversion of codes. In addition, the known code converter does not allow for a sufficiently high noise immunity and a sufficiently high speed.

Целью изобретения является уменьшение погрешности преобразования кодов. The aim of the invention is to reduce the error of code conversion.

С этой целью в преобразователь кодов, содержащий первый триггер, подключенный прямым и инверсным выходами к первым входам первого и второго элементов И, первый элемент НЕ, подсоединенный входом к входной шине информации, выходной элемент, выход которого является выходной шиной, третий и четвертый элемент И, семь триггеров и с второго по шестой элементы НЕ, введены в пять элементов И-НЕ, первый выход первого из которых соединен через второй триггер с выходом первого элемента НЕ, второй вход объединен с входом второго элемента НЕ, первым установочным входом седьмого триггера и подключен к выходу второго элемента И-НЕ, а выход соединен с первым установочным входом третьего триггера и через третий элемент НЕ с вторым установочным входом третьего триггера, вход синхронизации которого объединен с одноименными входами второго, четвертого, пятого, шестого и седьмого триггеров и подключен к выходу четвертого элемента НЕ, вход которого является шиной тактовых импульсов и объединен с входом пятого элемента НЕ, выход которого соединен с входами синхронизации восьмого и первого триггеров, установочные входы последнего из которых соединены с выходом третьего элемента И-НЕ, первый вход которого соединен с прямым выходом седьмого триггера, второй вход объединен с первым входом четвертого элемента И-НЕ и подключен к выходу пятого элемента И-НЕ, а третий вход объединен с первым входом второго элемента И-НЕ, вторым входом четвертого элемента И-НЕ и подключен к прямому выходу пятого триггера, первый и второй установочные входы которого соединены соответственно с прямым и инверсным выходами четвертого триггера, прямой выход которого соединен с вторым входом второго элемента И-НЕ, а первый и второй установочные входы соединены соответственно с прямым и инверсным выходами третьего триггера, прямой выход которого соединен с третьим входом второго элемента И-НЕ, четвертый вход которого соединен с прямым выходом второго триггера, второй установочный вход которого является информационной шиной, причем выход второго элемента НЕ соединен с вторым установочным входом седьмого триггера и первым входом пятого элемента И-НЕ, второй вход которого соединен с прямым выходом восьмого триггера, установочные входы которого объединены с первым установочным входом шестого триггера, входом шестого элемента НЕ и подключен к выходу четвертого элемента И-НЕ, выход шестого элемента НЕ соединен с вторым установочным входом шестого триггера, прямой выход которого соединен с вторыми входами первого и второго элементов И, выходы которых соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых подключены к выходу пятого элемента НЕ, а выходы соединены соответственно с первым и вторым входами выходного элемента. To this end, into a code converter containing a first trigger connected by direct and inverse outputs to the first inputs of the first and second elements AND, the first element NOT connected to the input to the input information bus, an output element whose output is the output bus, the third and fourth element And , seven triggers and second to sixth elements are NOT inserted into the five AND elements, the first output of the first of which is connected through the second trigger to the output of the first element NOT, the second input is combined with the input of the second element NOT, the first the seventh trigger input and is connected to the output of the second AND-NOT element, and the output is connected to the first installation input of the third trigger and through the third element NOT to the second installation input of the third trigger, the synchronization input of which is combined with the inputs of the second, fourth, fifth, sixth and of the seventh flip-flops and connected to the output of the fourth element NOT, the input of which is a clock bus and combined with the input of the fifth element NOT, the output of which is connected to the synchronization inputs of the eighth and first triggers ditch, the installation inputs of the last of which are connected to the output of the third AND-NOT element, the first input of which is connected to the direct output of the seventh trigger, the second input is combined with the first input of the fourth AND-NOT element and connected to the output of the fifth AND-NOT element, and the third input combined with the first input of the second AND-NOT element, the second input of the fourth AND-NOT element and connected to the direct output of the fifth trigger, the first and second installation inputs of which are connected respectively to the direct and inverse outputs of the fourth trigger, direct output is connected to the second input of the second AND-NOT element, and the first and second installation inputs are connected respectively to the direct and inverse outputs of the third trigger, the direct output of which is connected to the third input of the second AND-NOT element, the fourth input of which is connected to the direct output of the second trigger, the second installation input of which is an information bus, and the output of the second element is NOT connected to the second installation input of the seventh trigger and the first input of the fifth element AND, the second input of which is connected to direct output the house of the eighth trigger, the installation inputs of which are combined with the first installation input of the sixth trigger, the input of the sixth element is NOT connected to the output of the fourth element AND, the output of the sixth element is NOT connected to the second installation input of the sixth trigger, the direct output of which is connected to the second inputs of the first and the second AND elements, the outputs of which are connected to the first inputs of the third and fourth AND elements, respectively, whose second inputs are connected to the output of the fifth element NOT, and the outputs are connected respectively to the first m and the second inputs of the output element.

На чертеже изображена функциональная схема преобразователя кодов. The drawing shows a functional diagram of the code Converter.

Предлагаемый преобразователь кодов содержит триггер 1, элементы И-НЕ 2 и 3, элемент НЕ 4, информационную шину 5, триггер 6, элемент И-НЕ 7, элемент НЕ 8, выходной элемент 9, выходную шину 10, триггеры 11-16, элемент И-НЕ 17, элементы И 18-19, элемент И-НЕ 20, элементы И 21-22, элементы НЕ 23-26, шину 27 тактовых импульсов. The proposed code converter comprises a trigger 1, AND-NOT 2 and 3 elements, an HE 4 element, an information bus 5, a trigger 6, an NAND 7 element, an NOT 8 element, an output element 9, an output bus 10, triggers 11-16, an element AND NOT 17, elements AND 18-19, element AND NOT 20, elements AND 21-22, elements NOT 23-26, bus 27 clock pulses.

Формирователь трехуровневого сигнала, в виде которого выполнен выходной элемент 8, представляет собой обычный формирователь трехуровневого сигнала, описанный в кн. Голубев А.Н. и др. Аппаратура ИКМ-ПО. М.: Радио и связь, 1989, с. 144-151. The driver of a three-level signal, in the form of which the output element 8 is made, is a conventional driver of a three-level signal described in the book. Golubev A.N. and other equipment PCM-software. M .: Radio and communications, 1989, p. 144-151.

Работает преобразователь кодов следующим образом. The code converter works as follows.

Униполярный двоичный код цифрового сигнала, подаваемый по входной шине 5 информации, поступает непосредственно на К-вход триггера 1 и проходит на его I-вход через элемент НЕ 4. Триггер 1 совместно с триггерами 13, 14 и 16, а также с элементом И-НЕ 2 и элементом НЕ 25 работает в режиме регистра сдвига. С прямых выходов триггеров 1, 13, 14 и 16 сигналы поступают на элемент И-НЕ 3. С инверсного выхода элемента И-НЕ 3 сигнал подается на элемент И-НЕ 2, на который поступает также сигнал с прямого выхода триггера 1. Если хотя бы один из триггеров 1, 13, 14 и 16 находится в нулевом состоянии, то на инверсном выходе элемента И-НЕ 3 присутствует уровень логической "1". При этом групповой сигнал с инверсного выхода элемента И-НЕ 2 подается непосредственно на К-вход триггера 16 и после инвертирования в элементе НЕ 25 на I-вход триггера 16. Если в групповом сигнале идет подряд четыре "0", то на прямом выходе триггера 16 появляется уровень логического "0" в момент, когда триггеры 1, 13, 14 и 16 устанавливаются в нулевое состояние. Таким образом, через элемент И-НЕ 2 происходит вписывание "1" вместо четвертого "0". The unipolar binary code of the digital signal supplied via the input information bus 5 goes directly to the K-input of trigger 1 and passes to its I-input through the element HE 4. Trigger 1 together with the triggers 13, 14 and 16, as well as with the element And NOT 2 and element NOT 25 operates in shift register mode. From the direct outputs of triggers 1, 13, 14 and 16, the signals are sent to the NAND 3 element. From the inverse output of the NAND 3 element, the signal is sent to the NAND 2 element, which also receives the signal from the direct output of trigger 1. If if one of the triggers 1, 13, 14 and 16 is in the zero state, then at the inverse output of the AND-NOT 3 element there is a logical level of "1". In this case, the group signal from the inverse output of the AND-NOT 2 element is supplied directly to the K-input of trigger 16 and after inversion in the element 25 is not sent to the I-input of trigger 16. If there are four "0" in a group signal in a row, then the direct output of the trigger 16, the logic level “0” appears at the moment when the triggers 1, 13, 14 and 16 are set to zero. Thus, through the AND-NOT 2 element, “1” is entered instead of the fourth “0”.

Групповой сигнал с прямого выхода триггера 13 поступает на элемент И-НЕ 20, на который подается также сигнал с инверсного выхода элемента И-НЕ 7. С инверсного выхода элемента И-НЕ 20 групповой сигнал подается непосредственно на I-вход триггера 15 и через элемент НЕ 26 на К-вход триггера 15. Групповой сигнал с инверсного выхода элемента И-НЕ 20 подается также на К-вход и на I-вход триггера 6, обеспечивающего подсчет "1" в сигнале. С прямого выхода триггера 6 сигнал подается на элемент И-НЕ 7, на который поступает сигнал с инверсного выхода элемента И-НЕ 3 после инвертирования в элементе НЕ 8. Цепь обратной связи, образованная триггером 6 и элементом И-НЕ 7, обеспечивает кодирование первого из четырех следующих подряд "0" (четвертый "0" уже закодирован "1") посредством "1" или "0" согласно заданному алгоритму преобразования. С инверсного выхода элемента И-НЕ 3 сигнал подается непосредственно на I-вход триггера 11 и после инвертирования в элементе НЕ 8 - на К-вход триггера 11. Сигналы с прямого выхода триггера 11 и с инверсного выхода элемента И-НЕ 7 поступают на элемент И-НЕ 17, в котором происходит их объединение с групповым сигналом, подаваемым с прямого выхода триггера 13. Сигнал с инверсного выхода элемента И-НЕ 17 поступает на К-вход и I-вход триггера 12. Сигналы с прямого и инверсного выходов триггера 12 поступают соответственно на элементы И 18 и 19, на которые подается также групповой сигнал с прямого выхода триггера 15. С элементов И 18 и 19 поступает сигнал на элементы И 21 и 22, на которые через элементы НЕ 23 с входной шины 27 тактовых импульсов подается последовательность тактовых импульсов. Это обеспечивает разделение группового сигнала для его преобразования в биполярный сигнал, что происходит за счет того, что импульсы с инверсных выходов элементов И 21 и 22 преобразуются впоследствии соответственно в импульсы положительной полярности и в импульсы отрицательной полярности. Сигналы с инверсных выходов элементов И 21 и 22 подаются на выходной элемент 9. В выходном элементе происходит инвертирование импульсов с элемента И 22 и их сложение с импульсами элемента И 21. В результате на выходную шину 10 с выхода выходного элемента 9 подается биполярный квазитроичный сигнал. The group signal from the direct output of the trigger 13 is fed to the AND-NOT element 20, which also receives the signal from the inverse output of the AND-NOT element 7. From the inverse output of the AND-NOT element 20, the group signal is fed directly to the I-input of trigger 15 and through the element NOT 26 to the K-input of the trigger 15. A group signal from the inverse output of the AND-NOT 20 element is also supplied to the K-input and the I-input of the trigger 6, which ensures the calculation of "1" in the signal. From the direct output of trigger 6, the signal is fed to the AND-NOT 7 element, which receives the signal from the inverse output of the AND-NOT 3 element after inversion in the element HE 8. The feedback circuit formed by the trigger 6 and the AND-NOT 7 element provides encoding of the first of the four consecutive "0" (the fourth "0" is already encoded "1") by "1" or "0" according to the specified conversion algorithm. From the inverse output of the AND-NOT 3 element, the signal is fed directly to the I-input of trigger 11 and after inversion in the element HE 8, to the K-input of trigger 11. Signals from the direct output of the trigger 11 and from the inverse output of the AND-NOT 7 element are sent to the element AND-NOT 17, in which they are combined with a group signal supplied from the direct output of trigger 13. The signal from the inverse output of the AND-NOT 17 element is fed to the K-input and I-input of trigger 12. Signals from the direct and inverse outputs of trigger 12 act respectively on the elements And 18 and 19, which served also a group signal from the direct output of the trigger 15. From the elements And 18 and 19 a signal is sent to the elements And 21 and 22, to which through the elements NOT 23 from the input bus 27 clock pulses a sequence of clock pulses is supplied. This ensures the separation of the group signal for its conversion into a bipolar signal, which occurs due to the fact that the pulses from the inverse outputs of the elements And 21 and 22 are subsequently converted respectively to pulses of positive polarity and to pulses of negative polarity. The signals from the inverted outputs of the elements And 21 and 22 are fed to the output element 9. In the output element, the pulses from the element And 22 are inverted and added to the pulses of the element And 21. As a result, a bipolar quasitro signal is supplied to the output bus 10 from the output of the output element 9.

Claims

CODES CONVERTER, containing the first trigger, the direct and inverse outputs of which are connected to the first inputs of the first and second AND elements, respectively, the output element, the output of which is the output bus, the first element NOT, whose input is the information bus, seven triggers, the third and fourth elements AND , the second is the sixth element NOT, characterized in that five AND-NOT elements are introduced into it, the first input of the first of which is connected through the second trigger to the output of the first element NOT, the second input is combined with the input of the second NOT element, the first installation input of the seventh trigger and connected to the output of the second AND element, and the output is connected to the first installation input of the third trigger and through the third element NOT to the second installation input of the third trigger, the synchronization input of which is combined with the same input of the second, fourth - of the seventh flip-flops and is connected to the output of the fourth element NOT, whose input is a clock bus and combined with the input of the fifth element NOT, the output of which is connected to the synchronization inputs of the eighth and first flip-flops, the installation inputs of the latter are connected to the output of the third AND-NOT element, the first input of which is connected to the direct output of the seventh trigger, the second input is combined with the first input of the fourth AND-NOT element and connected to the output of the fifth AND-NOT element, and the third input is combined with the first input of the second AND-NOT element, the second input of the fourth AND-NOT element and connected to the direct output of the fifth trigger, the first and second installation inputs of which are connected respectively to the direct and inverse outputs of the fourth trigger, the direct output of which connected to the second input of the second AND-NOT element, and the first and second installation inputs are connected respectively to the direct and inverse outputs of the third trigger, the direct output of which is connected to the third input of the second AND-NOT element, the fourth input of which is connected to the direct output of the second trigger, the second installation input of which is an information bus, and the output of the second element is NOT connected to the second installation input of the seventh trigger and the first input of the fifth element AND, the second input of which is connected to a direct output to the seventh trigger, the installation inputs of which are combined with the first installation input of the sixth trigger, the input of the sixth element is NOT connected to the output of the fourth element AND, the output of the sixth element is NOT connected to the second installation input of the sixth trigger, the direct output of which is connected to the second inputs of the first and second AND elements, the outputs of which are connected to the first inputs of the third and fourth AND elements, respectively, whose second inputs are combined and connected to the output of the fifth element NOT, and the outputs are connected to the first and second output inputs of the output element.