RU2029431C1 - Code converter - Google Patents
Code converter Download PDFInfo
- Publication number
- RU2029431C1 RU2029431C1 SU4857788A RU2029431C1 RU 2029431 C1 RU2029431 C1 RU 2029431C1 SU 4857788 A SU4857788 A SU 4857788A RU 2029431 C1 RU2029431 C1 RU 2029431C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- trigger
- direct
- inputs
- Prior art date
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
Abstract
Description
Изобретение относится к электронным схемам общего назначения и может найти применение в системах передачи цифровой информации. The invention relates to general purpose electronic circuits and may find application in digital information transmission systems.
Известен преобразователь кодов, содержащий блоки памяти, счетчики, регистры, блоки сравнения, триггеры и элементы ИЛИ, включенные между входной шиной информации и входной шиной [1]. A known code converter containing memory blocks, counters, registers, comparison blocks, triggers and OR elements included between the input information bus and the input bus [1].
Недостаток известного преобразователя кодов состоит в значительной сложности его конструкции. A disadvantage of the known code converter is the significant complexity of its design.
Известен также преобразователь кодов, содержащий первый триггер, подключенный прямым выходом к первым входам первого и второго элементов И, первый элемент НЕ, подсоединенный входом к входной шине информации, второй триггер, соединенный прямым выходом с первым входом третьего элемента И, подсоединенного вторым входом к выходу второго элемента НЕ, третий триггер, соединенный прямым выходом с первым входом четвертого элемента И, четвертый триггер, подключенный прямым и инверсным выходами к первым входам соответственно пятого и шестого элементов И, пятый триггер, соединенный прямым выходом с первым входом седьмого элемента И, третий элемент НЕ, подключенный выходом к первым входам восьмого и девятого элементов И, выходной элемент, соединенный выходом с выходной шиной, шестой, седьмой и восьмой триггеры, четвертый, пятый и шестой элементы НЕ и входную шину тактовых импульсов [2]. Also known is a code converter comprising a first trigger connected by a direct output to the first inputs of the first and second AND elements, a first element NOT connected by an input to the input information bus, a second trigger connected by a direct output to the first input of the third AND element connected by a second input to the output of the second element NOT, the third trigger connected by a direct output to the first input of the fourth element AND, the fourth trigger connected by direct and inverse outputs to the first inputs of the fifth and sixth elements, respectively cops And, the fifth trigger, connected by a direct output to the first input of the seventh element And, the third element NOT, connected by the output to the first inputs of the eighth and ninth elements And, the output element, connected by the output to the output bus, the sixth, seventh and eighth triggers, fourth, fifth and the sixth elements are NOT and the input clock bus [2].
Недостаток подобного преобразователя кодов состоит к значительной погрешности преобразования кодов. Кроме того, известный преобразователь кодов не позволяет обеспечивать достаточно высокую помехоустойчивость и достаточно высокое быстродействие. The disadvantage of such a code converter is a significant error in the conversion of codes. In addition, the known code converter does not allow for a sufficiently high noise immunity and a sufficiently high speed.
Целью изобретения является уменьшение погрешности преобразования кодов. The aim of the invention is to reduce the error of code conversion.
С этой целью в преобразователь кодов, содержащий первый триггер, подключенный прямым и инверсным выходами к первым входам первого и второго элементов И, первый элемент НЕ, подсоединенный входом к входной шине информации, выходной элемент, выход которого является выходной шиной, третий и четвертый элемент И, семь триггеров и с второго по шестой элементы НЕ, введены в пять элементов И-НЕ, первый выход первого из которых соединен через второй триггер с выходом первого элемента НЕ, второй вход объединен с входом второго элемента НЕ, первым установочным входом седьмого триггера и подключен к выходу второго элемента И-НЕ, а выход соединен с первым установочным входом третьего триггера и через третий элемент НЕ с вторым установочным входом третьего триггера, вход синхронизации которого объединен с одноименными входами второго, четвертого, пятого, шестого и седьмого триггеров и подключен к выходу четвертого элемента НЕ, вход которого является шиной тактовых импульсов и объединен с входом пятого элемента НЕ, выход которого соединен с входами синхронизации восьмого и первого триггеров, установочные входы последнего из которых соединены с выходом третьего элемента И-НЕ, первый вход которого соединен с прямым выходом седьмого триггера, второй вход объединен с первым входом четвертого элемента И-НЕ и подключен к выходу пятого элемента И-НЕ, а третий вход объединен с первым входом второго элемента И-НЕ, вторым входом четвертого элемента И-НЕ и подключен к прямому выходу пятого триггера, первый и второй установочные входы которого соединены соответственно с прямым и инверсным выходами четвертого триггера, прямой выход которого соединен с вторым входом второго элемента И-НЕ, а первый и второй установочные входы соединены соответственно с прямым и инверсным выходами третьего триггера, прямой выход которого соединен с третьим входом второго элемента И-НЕ, четвертый вход которого соединен с прямым выходом второго триггера, второй установочный вход которого является информационной шиной, причем выход второго элемента НЕ соединен с вторым установочным входом седьмого триггера и первым входом пятого элемента И-НЕ, второй вход которого соединен с прямым выходом восьмого триггера, установочные входы которого объединены с первым установочным входом шестого триггера, входом шестого элемента НЕ и подключен к выходу четвертого элемента И-НЕ, выход шестого элемента НЕ соединен с вторым установочным входом шестого триггера, прямой выход которого соединен с вторыми входами первого и второго элементов И, выходы которых соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых подключены к выходу пятого элемента НЕ, а выходы соединены соответственно с первым и вторым входами выходного элемента. To this end, into a code converter containing a first trigger connected by direct and inverse outputs to the first inputs of the first and second elements AND, the first element NOT connected to the input to the input information bus, an output element whose output is the output bus, the third and fourth element And , seven triggers and second to sixth elements are NOT inserted into the five AND elements, the first output of the first of which is connected through the second trigger to the output of the first element NOT, the second input is combined with the input of the second element NOT, the first the seventh trigger input and is connected to the output of the second AND-NOT element, and the output is connected to the first installation input of the third trigger and through the third element NOT to the second installation input of the third trigger, the synchronization input of which is combined with the inputs of the second, fourth, fifth, sixth and of the seventh flip-flops and connected to the output of the fourth element NOT, the input of which is a clock bus and combined with the input of the fifth element NOT, the output of which is connected to the synchronization inputs of the eighth and first triggers ditch, the installation inputs of the last of which are connected to the output of the third AND-NOT element, the first input of which is connected to the direct output of the seventh trigger, the second input is combined with the first input of the fourth AND-NOT element and connected to the output of the fifth AND-NOT element, and the third input combined with the first input of the second AND-NOT element, the second input of the fourth AND-NOT element and connected to the direct output of the fifth trigger, the first and second installation inputs of which are connected respectively to the direct and inverse outputs of the fourth trigger, direct output is connected to the second input of the second AND-NOT element, and the first and second installation inputs are connected respectively to the direct and inverse outputs of the third trigger, the direct output of which is connected to the third input of the second AND-NOT element, the fourth input of which is connected to the direct output of the second trigger, the second installation input of which is an information bus, and the output of the second element is NOT connected to the second installation input of the seventh trigger and the first input of the fifth element AND, the second input of which is connected to direct output the house of the eighth trigger, the installation inputs of which are combined with the first installation input of the sixth trigger, the input of the sixth element is NOT connected to the output of the fourth element AND, the output of the sixth element is NOT connected to the second installation input of the sixth trigger, the direct output of which is connected to the second inputs of the first and the second AND elements, the outputs of which are connected to the first inputs of the third and fourth AND elements, respectively, whose second inputs are connected to the output of the fifth element NOT, and the outputs are connected respectively to the first m and the second inputs of the output element.
На чертеже изображена функциональная схема преобразователя кодов. The drawing shows a functional diagram of the code Converter.
Предлагаемый преобразователь кодов содержит триггер 1, элементы И-НЕ 2 и 3, элемент НЕ 4, информационную шину 5, триггер 6, элемент И-НЕ 7, элемент НЕ 8, выходной элемент 9, выходную шину 10, триггеры 11-16, элемент И-НЕ 17, элементы И 18-19, элемент И-НЕ 20, элементы И 21-22, элементы НЕ 23-26, шину 27 тактовых импульсов. The proposed code converter comprises a trigger 1, AND-
Формирователь трехуровневого сигнала, в виде которого выполнен выходной элемент 8, представляет собой обычный формирователь трехуровневого сигнала, описанный в кн. Голубев А.Н. и др. Аппаратура ИКМ-ПО. М.: Радио и связь, 1989, с. 144-151. The driver of a three-level signal, in the form of which the output element 8 is made, is a conventional driver of a three-level signal described in the book. Golubev A.N. and other equipment PCM-software. M .: Radio and communications, 1989, p. 144-151.
Работает преобразователь кодов следующим образом. The code converter works as follows.
Униполярный двоичный код цифрового сигнала, подаваемый по входной шине 5 информации, поступает непосредственно на К-вход триггера 1 и проходит на его I-вход через элемент НЕ 4. Триггер 1 совместно с триггерами 13, 14 и 16, а также с элементом И-НЕ 2 и элементом НЕ 25 работает в режиме регистра сдвига. С прямых выходов триггеров 1, 13, 14 и 16 сигналы поступают на элемент И-НЕ 3. С инверсного выхода элемента И-НЕ 3 сигнал подается на элемент И-НЕ 2, на который поступает также сигнал с прямого выхода триггера 1. Если хотя бы один из триггеров 1, 13, 14 и 16 находится в нулевом состоянии, то на инверсном выходе элемента И-НЕ 3 присутствует уровень логической "1". При этом групповой сигнал с инверсного выхода элемента И-НЕ 2 подается непосредственно на К-вход триггера 16 и после инвертирования в элементе НЕ 25 на I-вход триггера 16. Если в групповом сигнале идет подряд четыре "0", то на прямом выходе триггера 16 появляется уровень логического "0" в момент, когда триггеры 1, 13, 14 и 16 устанавливаются в нулевое состояние. Таким образом, через элемент И-НЕ 2 происходит вписывание "1" вместо четвертого "0". The unipolar binary code of the digital signal supplied via the
Групповой сигнал с прямого выхода триггера 13 поступает на элемент И-НЕ 20, на который подается также сигнал с инверсного выхода элемента И-НЕ 7. С инверсного выхода элемента И-НЕ 20 групповой сигнал подается непосредственно на I-вход триггера 15 и через элемент НЕ 26 на К-вход триггера 15. Групповой сигнал с инверсного выхода элемента И-НЕ 20 подается также на К-вход и на I-вход триггера 6, обеспечивающего подсчет "1" в сигнале. С прямого выхода триггера 6 сигнал подается на элемент И-НЕ 7, на который поступает сигнал с инверсного выхода элемента И-НЕ 3 после инвертирования в элементе НЕ 8. Цепь обратной связи, образованная триггером 6 и элементом И-НЕ 7, обеспечивает кодирование первого из четырех следующих подряд "0" (четвертый "0" уже закодирован "1") посредством "1" или "0" согласно заданному алгоритму преобразования. С инверсного выхода элемента И-НЕ 3 сигнал подается непосредственно на I-вход триггера 11 и после инвертирования в элементе НЕ 8 - на К-вход триггера 11. Сигналы с прямого выхода триггера 11 и с инверсного выхода элемента И-НЕ 7 поступают на элемент И-НЕ 17, в котором происходит их объединение с групповым сигналом, подаваемым с прямого выхода триггера 13. Сигнал с инверсного выхода элемента И-НЕ 17 поступает на К-вход и I-вход триггера 12. Сигналы с прямого и инверсного выходов триггера 12 поступают соответственно на элементы И 18 и 19, на которые подается также групповой сигнал с прямого выхода триггера 15. С элементов И 18 и 19 поступает сигнал на элементы И 21 и 22, на которые через элементы НЕ 23 с входной шины 27 тактовых импульсов подается последовательность тактовых импульсов. Это обеспечивает разделение группового сигнала для его преобразования в биполярный сигнал, что происходит за счет того, что импульсы с инверсных выходов элементов И 21 и 22 преобразуются впоследствии соответственно в импульсы положительной полярности и в импульсы отрицательной полярности. Сигналы с инверсных выходов элементов И 21 и 22 подаются на выходной элемент 9. В выходном элементе происходит инвертирование импульсов с элемента И 22 и их сложение с импульсами элемента И 21. В результате на выходную шину 10 с выхода выходного элемента 9 подается биполярный квазитроичный сигнал. The group signal from the direct output of the trigger 13 is fed to the AND-NOT element 20, which also receives the signal from the inverse output of the AND-NOT element 7. From the inverse output of the AND-NOT element 20, the group signal is fed directly to the I-input of trigger 15 and through the
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4857788 RU2029431C1 (en) | 1990-08-07 | 1990-08-07 | Code converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4857788 RU2029431C1 (en) | 1990-08-07 | 1990-08-07 | Code converter |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2029431C1 true RU2029431C1 (en) | 1995-02-20 |
Family
ID=21531331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4857788 RU2029431C1 (en) | 1990-08-07 | 1990-08-07 | Code converter |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2029431C1 (en) |
-
1990
- 1990-08-07 RU SU4857788 patent/RU2029431C1/en active
Non-Patent Citations (2)
Title |
---|
1. Авторское свидетельство СССР N 1488965, кл. H 03M 7/00, 1987. * |
2. Авторское свидетельство СССР N 1167738, кл. H 03M 7/00, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4618849A (en) | Gray code counter | |
KR950009450A (en) | Data Synchronization System and Method | |
KR960042416A (en) | Max value selection circuit | |
US4835422A (en) | Arbiter circuits with metastable free outputs | |
RU2029431C1 (en) | Code converter | |
KR100329320B1 (en) | Digital signal transmission circuit | |
CA2048995A1 (en) | Digital circuit for encoding binary information | |
US4231023A (en) | Binary to ternary converter | |
EP0282924B1 (en) | Bipolar with eight-zeros substitution and bipolar with six-zeros substitution coding circuit | |
KR880012018A (en) | AD converter | |
US5230014A (en) | Self-counting shift register | |
RU2037958C1 (en) | Frequency divider | |
SU1200427A1 (en) | Device for digital decoding of information | |
SU1272334A1 (en) | Device for coding edge one | |
SU1136144A1 (en) | Cray code-to-binary code translator | |
SU1197143A1 (en) | Device for selecting frame sync pulses | |
SU552717A1 (en) | Device for converting binary signals to multi-level signals | |
SU1389008A2 (en) | Device for receiving bipulsed signal | |
SU1056180A1 (en) | Device for comparing parallel codes of numbers | |
SU1444955A1 (en) | Information-receiving device | |
SU1183954A1 (en) | Device for comparing binary numbers | |
SU1277387A2 (en) | Pulse repetition frequency divider | |
SU394922A1 (en) | N-STABLE ASYNCHRONOUS TRIGGER | |
RU1802420C (en) | Demodulator of signals of differential phase-shift keying | |
SU746899A1 (en) | Pulse selector |