SU394922A1 - N-STABLE ASYNCHRONOUS TRIGGER - Google Patents
N-STABLE ASYNCHRONOUS TRIGGERInfo
- Publication number
- SU394922A1 SU394922A1 SU1717522A SU1717522A SU394922A1 SU 394922 A1 SU394922 A1 SU 394922A1 SU 1717522 A SU1717522 A SU 1717522A SU 1717522 A SU1717522 A SU 1717522A SU 394922 A1 SU394922 A1 SU 394922A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- elements
- output
- asynchronous trigger
- stable
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
Изобретение отнаситс к области БЫЧИСЛЧтельной техинюи и может быть использовано в различ:ных устройствах цифровой обработки } 1 формацИИ.The invention relates to the field of digital processing and can be used in various digital processing devices} 1 format.
Известны V-стаб.ильные асинхронные триггеры , содержащие п элементов «2И-(п-1) ИЛИ-НЕ.Known V-stable asynchronous triggers containing n elements "2I- (p-1) OR NOT.
Одна.ко известные триггеры слож-}1Ы в схемиом выполневин.However, the known triggers are complex-} 1Y in the schema execution.
Предлагаемый триггер отличаетс от извегтното те.м, что выход /-го элемента гоедииен с одним входом всех оотальных вентилей «И элементов «2И-(«-1) ИЛИ-НЕ, а другие входы вентилей «И -всех элементов объединены.The proposed trigger differs from the permissible terms that the output of the / -th element of a godedien with one input of all the "OI" valves AND elements of the "2I - (" - 1) OR-NOT, and the other inputs of the valves "AND -all of all elements are combined.
На чертеже представлена функциональна схема предлагаемого триггера.The drawing shows the functional diagram of the proposed trigger.
Предла.гаемый триггер содержит выходы /-3, элементы «И-ИЛИ-НЕ 4-6, уста/новочиые входы 7-9.The proposed trigger contains outputs / -3, AND-OR-NOT 4-6 elements, mouth / new inputs 7-9.
Триггер построен таким образом, что выход каждого элемента «2И-2ИЛР1-НЕ подключен соответственно к первому входу левой и правой схемы «И соседних элементов, вторые входы схем «И каждого элемента объединены и вл ютс установочными входами триггера .The trigger is constructed in such a way that the output of each element "2I-2ILR1-NOT connected respectively to the first input of the left and right circuits" AND the neighboring elements, the second inputs of the circuits "AND each element are combined and are the installation inputs of the trigger.
Схема работает следующим образом.The scheme works as follows.
Триггер «аходИтс в перво1.м состо нии (код схемы 100, т. е. вых. , вых. 2 2, вых. 5 0), при на установочных входах возИИкают высокие уровни (уст. вх. . вх. . вх. 6 1).The trigger goes in the first state (circuit code 100, i.e., out., Out. 2 2, out. 5 0), with high levels on the installation inputs (out. In. In. Out. In. 6 1).
Поскольку вых. } , то лева схема «1Ь элемента 7 )i права схема «И элемента S открыты, т. е. на их выходах - уровни «О, которые удерживают схемы «И элемент 9 в закрытом состо нии, формиру высокий уровень :на его выходе.Since the out. }, then the left circuit of the “1b element 7) i right circuit and the element S is open, i.e., at their outputs, the levels“ O which hold the circuits ”and element 9 in the closed state form a high level: at its output .
На установочный вход 5 подаетс сигнал сThe installation input 5 is given a signal
уровнем логического «О, при этом триггер устаиавливаетс во второе состо ние. В этом случае закрыты обе схемы «И элемента 7, на выходе которого форлгируетс уровень «1. Последний, поступа на входы левых и правых схем двух р дом сто щих элементов, формирует oia их выходах «О, т. е. триггер переходит во второе состо иие, соответствующее коду (выход / 0, выход . выход ). В третье состо иие (код схемы 001) триггезLogic level "O, while the trigger is set to the second state. In this case, both schemes "AND element 7 are closed, at the output of which the level is" 1. The latter, arriving at the inputs of the left and right circuits of two adjacent elements, forms oia for their outputs, “O, i.e., the trigger goes to the second state corresponding to the code (output / 0, output. Output). In the third state (circuit code 001) trigger
установитс при комбииац ии сигналов уст. вх. 4 уст. вх. , уст. вх. 6 0.set when combining signals set. in 4 mouth in mouth in 6 0.
Дл больщего числа состо щий (4, 5, 6...) триггера необ.чодимы элементы «2М- (п-1)ИЛИ-НЕ, где л 4, 5, 6... - требуемоеFor a larger number of (4, 5, 6 ...) trigger, optional elements are "2M- (p-1) OR-NOT, where l 4, 5, 6 ... is the required
устойчивых состо ний триггера, этом св эи между элементами же. steady states of the trigger, this connection between elements is the same.
Предмет изобретени Л-стабиль} ый асин.хронный триггер, содержащий п элементов «2И-(п-1)ИЛИ-НЕ, отличающийс тем, что, с целью упрощени , выход г-го элемента соедннеи с одним входомThe subject matter of the invention is an L-stable asyn. Synchronous trigger containing n elements of "2I- (p-1) OR-NOT, characterized in that, for the purpose of simplification, the output of the g-th element of the connection with one input
всех остальных вентилей «И элементов «2И-(/1-1)ИЛИ-НЕ, а другие входы венти;|-ен «И всех элементов объединены.of all other gates “AND elements“ 2И - (/ 1-1) OR-NOT, and other entrances of the valve; | -en “And all elements are combined.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1717522A SU394922A1 (en) | 1971-11-23 | 1971-11-23 | N-STABLE ASYNCHRONOUS TRIGGER |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1717522A SU394922A1 (en) | 1971-11-23 | 1971-11-23 | N-STABLE ASYNCHRONOUS TRIGGER |
Publications (1)
Publication Number | Publication Date |
---|---|
SU394922A1 true SU394922A1 (en) | 1973-08-22 |
Family
ID=20493954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1717522A SU394922A1 (en) | 1971-11-23 | 1971-11-23 | N-STABLE ASYNCHRONOUS TRIGGER |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU394922A1 (en) |
-
1971
- 1971-11-23 SU SU1717522A patent/SU394922A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1372012A (en) | Binary counting means | |
SU394922A1 (en) | N-STABLE ASYNCHRONOUS TRIGGER | |
GB1497753A (en) | Data storage devices | |
KR890011221A (en) | Digital Phase Comparison Circuit | |
US3339145A (en) | Latching stage for register with automatic resetting | |
GB981296A (en) | Improvements in or relating to digital registers | |
US2998192A (en) | Computer register | |
GB959390A (en) | Data latching circuits | |
GB1454190A (en) | Logical arrays | |
Cassee et al. | Is there any advantage of ternary logic as compared with binary? | |
SU419983A1 (en) | MULTICHANNEL RESERVED TRIGGER | |
SU396832A1 (en) | D-TRIGGER WITH DELAY | |
Brown | Some notes on logical binary counters | |
SU427387A1 (en) | SHIFT REGISTER | |
SU1465997A1 (en) | High-voltage switch | |
SU480196A1 (en) | Multi-Stage Scaler | |
GB1123284A (en) | Improvements in or relating to buffer registers | |
US2930902A (en) | Primed gate using binary cores | |
SU1003076A1 (en) | Binary adder | |
SU450368A1 (en) | - trigger | |
SU798814A1 (en) | Device for comparing numbers | |
KR910021048A (en) | Data majority decision circuit of PCM decoder | |
SU395971A1 (en) | PARAPHASE D-TRIGGER | |
SU438005A1 (en) | Device for determining the extremum | |
SU364964A1 (en) | ALL-UNION PAT? 111110-1 SHYAP? |