toto
К1 ГСK1 GS
со соwith so
4 Изобретение относитс к вычислительной технике, а именно к устройствам приоритета и прерьшани , и может быть использовано в устройствах обработки данных. Цель изобретени - расширение функциональных возможностей устройства за счет дополнительного выделе ни крайней значащей тетрады входно го кода. . На фиг . 1 приведена структурна схема устройства на п входов; на фиг.2 - структурна схема устройства дл 64 входньк разр дов. Устройство содержит блоки 1 и 2 шифрации, каждый из которых содержит дешифратор 3, устройство содержит так же группу входов 4 устройства, группы выходов 5 и 6 устройства, а каждьй блок шифрации содержит шифраторы 7 и 8. На фиг.2 раскрыты структуры шифраторов 7 и 8. Шифратор 7 содержит элементы ИЛИ-НЕ 9 и 10, элемент И-Н 11, повторитель 12, коммутатор 13. Шифратор 8 содержит ИЛИ-НЕ 14, элемент И-ИЛИ-НЕ 15. Устройство работает следуюЕ1Им об разом. Шифраци крайней левой единицы заключаетс в том, что на вькоде ус ройства формируетс двоичный код номера позиции крайней левой единицы , содержащейс во входном коде. Заданный код группами по восемь разр дов поступает на входы шифрато ров 7 блока 1, которые йа своих пер . вык выходах формируют признаки нали чи единицы в группе. Эти признаки поступают на соответствуюш 1е входы шифратора первого типа 7 блока 2, на втором вькоде которого формирует с старший разр д кода крайней единицы , а на третий, четвертый, п тый и шестой его выходы коммутируетс старша тетрада признаков наличи единиц в группах. Эта тетрада подае с на вход шифратора 8 блока 2, где (формируетс код крайней единицы, со держащейс в тетраде. Сигналы со вт рого выхода шифратора 7 блока 2 и с выходов шифратора 8 блока 2 выдаютс на вторую группу выходов 6 устройства в качестве старших разр дов код номера крайней единицы и на входы дешифратора 3 блока 1. На выходах дешифратора 3 формируетс позиционньй код группы, в которой имеетс крайн лева единица. Разрешающий сигнал с выхода дешифратора 3 подаетс на вход управлени выходами того шифратора первого типа блока 1, на входах которого имеетс крайн лева единица. При отсутствии разрешающего сигнала на входе управлени выходами, вторые, третьи, четвертые, п тые и шестые выходы шифратора наход тс в третьем состо нии, характеризуемом высоким выходным сопротивлением. При поступлении разрешающего сигнала на вход управлени выходами шифратора на втором его выходе формируетс старший разр д кода крайней левой единицы вьшолненной группы, а на тре тий, четвертый, п тый и шестой выходы шифратора коммутируетс тетрада , содержаща крайнюю левую единицу входного кода. Эта тетрада подаетс на вторую группу выходов 5 устройства в качестве старшей значащей тетрады входного кода и на входы шифратора 8 блока 1. Сигналы с выходов шифратора 8 блока 1 и второго выхода шифратора 7 блока 1 подаютс на первую группу входов 6 устройства в качестве младших разр дов кода крайней левой единицы. Формула- изобретени Устройство дл шифрации крайней единицы, содержащее два блока шифрации , входами первого блока шифрации вл ютс входы группы входов устройства , отличающеес |Тем, что, с целью расширени функ1циональных возможностей за счет дополнительного выделени крайней значащей тетрады входного кода, оно содержит ш блоков информации (где k + 1; m - натуральное целое чис-IdPon ло k , т количество входов устройства), блок шифрации содержит п q -д- шифраторов первого типа ( Р - пор дковый номер блока шифрации ) , шифратор второго типа, дешифратор , при этом последний блок шифрацкн дешифратора не содержит, причем первые выходы шифраторов первого типа каждого блока соединены соответственно со входами шифраторов первого типа последующего блока информации , вторые выходы шифраторов первого типа объединены между собой в4 The invention relates to computing technology, namely, priority and breaking devices, and can be used in data processing devices. The purpose of the invention is to expand the functionality of the device due to the additional allocation of an extremely significant tetrad of the input code. . FIG. 1 shows a block diagram of the device on n inputs; FIG. 2 is a block diagram of a device for 64 input bits. The device contains encryption blocks 1 and 2, each of which contains a decoder 3, the device also contains a group of inputs 4 devices, groups of outputs 5 and 6 devices, and each encryption unit contains encoders 7 and 8. Figure 2 discloses the structures of encoders 7 and 8. The encoder 7 contains the elements OR-NOT 9 and 10, the element AND-H 11, the repeater 12, the switch 13. The encoder 8 contains the OR-NOT 14, the element AND-OR-NOT 15. The device works as follows. The encryption of the leftmost unit is that the binary code of the position of the leftmost unit contained in the input code is generated on the device code. The specified code in groups of eight bits is fed to the inputs of encoders 7 of block 1, which are their own trans. Outputs form signs of the presence of units in a group. These signs are sent to the corresponding 1st inputs of the encoder of the first type 7 of block 2, on the second code of which forms the highest bit of the code of the extreme unit, and the third, fourth, fifth and sixth outputs of it switch the highest tetrad of signs of the presence of units in groups. This tetrad is fed to the input of the encoder 8 of block 2, where (the code of the extreme unit is formed, containing in the tetrad. Signals from the second output of the encoder 7 of block 2 and from the outputs of the encoder 8 of block 2 are output to the second group of outputs 6 of the device as senior The code of the terminal unit number and the inputs of the decoder 3 of block 1. The outputs of the decoder 3 form the position code of the group in which there is the left-most unit. The resolution signal from the output of the decoder 3 is fed to the control input of the outputs of that encoder of the first type of block 1 at the inputs In the absence of a permissive signal at the output of the output control, the second, third, fourth, fifth and sixth outputs of the encoder are in the third state, characterized by a high output impedance. When the permissive signal arrives at the output control of the encoder at the second its output forms the most significant bit of the code of the leftmost unit of the executed group, and the third, fourth, fifth and sixth outputs of the encoder switch a tetrad containing the leftmost unit of the input ode. This tetrad is fed to the second group of outputs 5 of the device as the highest significant tetrad of the input code and to the inputs of the encoder 8 of block 1. Signals from the outputs of the encoder 8 of block 1 and the second output of encoder 7 of block 1 are fed to the first group of inputs 6 of the device as low-order code leftmost unit. The invention of the device for encrypting an extreme unit containing two encryption blocks, the inputs of the first encryption block are the inputs of the device input group, characterized by the fact that, in order to expand the functional possibilities due to the additional allocation of the extreme significant tetrad of the input code, it contains information (where k + 1; m is a natural integer number-IdPon lo k, t is the number of device inputs), the encryption block contains n q -d encoders of the first type (P is the sequence number of the encryption block), the encoder of the second type, the encoder, while the last block of the encoder does not contain the decoder, the first outputs of the encoders of the first type of each block are connected respectively to the inputs of the encoders of the first type of the subsequent information block, the second outputs of the encoders of the first type are interconnected in
каждом блоке шифрации и соединены с соответствующими выxoдa ш первой группы выходов устройства и с входами дешифраторов предыдущих блоков шифрации, третьи, четвертые, п тые выходы, шифраторов первого типа в каждом блоке 111ифра1 ии соединены соответственно между собой, с входами шифратора второго типа и в первом блоке шифрации - с второй группой выходов устройства, в первом блоке шифрации шестые выходы шифраторов первого типа объединены между собой и соединень с соответствующим выходом второй группы выходов устройства , выходы шифратора второго типа каждого блока шифрации соединены с первой группой выходов устройства и с соответствующими входами дешифраторов предьщущих блоков шифрации , выходы дешифратора соединены с входами управлени своего блока шифрации, вход управлени последнего блока шифрации соединен с шиной логического нул устройства, приче;м шифратор первого типа содержит два элемента ИЛИ-НЕ, элемент И-НЕ, повторитель , коммутатор, причем nepiiim второй, третий и четвертый входы шифратора первого типа соединены с 1 ;ходами первого элемента ИЛИ-НЕ и с. первыми входами коммутатора, , шестой, седьмой и восьмой входы шифратора первого типа соединены с входами второго элемента ИЛИ-НЕ и с вторыми входами коммутатора, выход второго элемента ИЛИ-НЕ соединен с первым входом элемента И-НЕ, выход которого вл етс первым выходом шифратора первого типа, выход первого элемента ИЛИ-НЕ соединен с первым входом коммутатора, с вторым входом элемента И-НЕ и с первым входом повторител , вход управлени шифратора первого типа соединен с вторым управл ющим входом коммутатора и вторым входом повторител , вы ,ход которого вл етс вторым выхо ,дом шифратора первого типа, выходы коммутатора вл ютс соответственно третьим, четвертым, п тым и шестым выходами шифратора первого типа, шифратор второго типа содержит элемент И-ИЛИ-НЕ и элемент ШШ-НЕ, причег- первьй вход шифратора второго типа соединен с первыми входами элемента И-ШШ-НЕ и элемента ИЛИ-НЕ, второй вход шифратора второго соединен с инвертирукщим входом элемента И-ИЛИ-НЕ и с вторым входом элемента ШШ-НЕ, выход которого вл етс первым выходом шифратора второго типа , третий вход шифратора второго типа соединен с пр мым входом элемента И-ИЛИ-НЕ, выход которого вл етс вторым выходом шифратора второго типаeach encryption unit and connected to the corresponding outputs of the first group of outputs of the device and with the inputs of the decoders of the previous encryption blocks, the third, fourth, fifth outputs of the encoders of the first type in each block of 111 and 13 are respectively interconnected with the inputs of the encoder of the second type and in the first encryption unit — with the second group of device outputs; in the first encryption unit, the sixth outputs of the encoders of the first type are combined with each other and connected to the corresponding output of the second group of device outputs; the outputs of the encoder in The second type of each encryption unit is connected to the first group of device outputs and to the corresponding inputs of the decoders of the previous encryption units, the decoder outputs are connected to the control inputs of their encryption unit, the control input of the last encryption unit is connected to the device bus zero, and the first type encoder contains two element OR NONE, element NAND, repeater, switch, and nepiiim second, third and fourth inputs of the encoder of the first type are connected to 1; the first element OR-NOT and c. the first inputs of the switch, the sixth, seventh and eighth inputs of the encoder of the first type are connected to the inputs of the second element OR NOT and the second inputs of the switch, the output of the second element OR NOT is connected to the first input of the element AND-NOT, the output of which is the first output of the encoder of the first type, the output of the first element OR is NOT connected to the first input of the switch, to the second input of the element NAND and to the first input of the repeater; the control input of the encoder of the first type is connected to the second control input of the switch and the second input of the repeater, you, whose course is the second output, the home of the encoder of the first type, the outputs of the switch are the third, fourth, fifth and sixth outputs of the encoder of the first type respectively, the encoder of the second type contains the AND-OR-NOT element and The first input of the encoder of the second type is connected to the first inputs of the I-SHSh-NI element and the OR-NOT element, the second input of the encoder of the second is connected to the inverting input of the And-OR-NOT element and to the second input of the Shsh-NOT element, the output of which is the first output second type encoder, third input A second type of raster is connected to the forward input of an AND-OR-NEA element, the output of which is the second output of the second type of encoder.