SU444319A1 - Уравновешивающа схема дл аналогоцифрового преобразовател поразр дного уравновешивани - Google Patents

Description

Схема предназначена дл  измерительных и вычислительнььх приборов.

Известны уравновешивающие схемы дл  аналого-цифровых преобразователей (АЦП) поразр дного уравновешивани . Однако в этих схемах велика задержка в по влении сигнала на выходе уравновешиваюш,ей схемы по отношению к сигналу с выхода схемы сравнени , что влечет удлинение такта уравновешивани  одного разр да, и неодновременно осуш,ествл етс  переключение соседних разр дов.

Неодновременность в переключении соседних разр дов вызывает по вление нежелательных выбросов в переходном процессе на выходе линейного декодируюш,его преобразовател , в результате чего увеличиваетс  врем  установлени  переходного процесса в линейном декодирующем преобразователе и увеличиваетс  такт уравновешивани  одного разр да . Кроме того, в этих схемах велик интервал неопределенности в датировании результата измерени  и низка надежность работы уравновешивающей схемы из-за большого времени переключени  регистров схемы, равного обычно 2т-4-г, где т - врем  задержки одного элемента.

В известных схемах АЦП с целью повышени  надежности работы уравновешивающей схемы сигнал со схемы сравнени  формируют по длительности до (3-4) т или стробируют

импульсами такой длительности. Использовапие широкого сигнала со схемы сравнени  или строб-импульса такой длительности увеличивает интервал неопределенности в датировании результата измерени  и снижает надежность работы уравновешивающей схемы из-за возможности воздействи  на нее импульсных помех и шумов в теченпе этого интервала време.ни.

Предложенна  уравновешивающа  схема дл  аналого-цифрового преобразовател  поразр дного уравновешнвани  на потенциальных элементах содержнт основной триггер, вспомогательный триггер, трехвходовую схему И-НЕ в каждом разр де и инвертор и отличаетс  тем, что, с целью увеличепи  быстродействи  и повышени  надежности работы , нулевой выход основного триггера соединен с входом установки в нуль дополнительного триггера, единичный выход дополнительного триггера соединен с первым входом установки в единицу основного триггера, выход трехвходовой схемы П-НЕ, св занной по одному входу с единичным входом вспомогательного триггера предыдущего разр да, по другому входу - с нулевым выходом вспомогательного триггера последующего разр да, по третьему входу в четиом разр де - с выходом инвертора и с входом инвертора в нечетном разр де, соединен со вторыми входами

установки в единицу основного, дополнительного и вспомогательного триггеров даппого разр да, первый вход установки в нуль основного триггера всех разр дов соединен с выходом схемы сравнени , а второй вход установки в единицу дополнительного триггера, второй вход установки в нуль основного и вспомогательного триггеров всех разр дов соединен со схемой установки в исходное состо ние , вход инвертора св зан со схемой формировани  синхросерии.

Введение в состав уравновешивающей схемы дополнительного триггера ускор ет включение и выключение основного триггера, позвол ет сократить необходимую длительность сигнала со схемы сравнени  и неодновременность в срабатывании соседних разр дов до величины т, тем самым увеличить быстродействие и надежность развертывающей схемы.

На чертеже представлена предлагаема  уравновешивающа  схема.

Она содержит инвертор 1, трехвходовую схему И-НЕ 2, основные триггеры 3, дополнительные триггеры 4 и вспомогательные триггеры 5.

Донолнительные триггеры служат дл  ускорени  включени  и выключени  основных триггеров, вспомогательные триггеры служат дл  выработки сигнала окончани  уравновешивани  соответствующего разр да. Инвертор вырабатывает синхросерию противоположной пол рности по сигналам сиихросерии СИ1.

Схема работает следующим образом. Дл  перевода развертывающей схемы в исходное состо ние подаетс  сигнал «Сброс, который переводит триггеры 4 и 5 схемы в нулевое состо ние, а триггеры 3 в единичное состо ние .

Развертывающа  схема выдает сигнал «1 на i-й выход, который поступает на вход линейного декодирующего преобразовател , после определени  i-1 разр да кода измер емой величины и выдачи триггером 5 i-1 разр да сигнала об окончании определени  этого разр да на один вход схем И-НЕ i разр да. С приходом имнульса СИ2 сигпалом с выхода схемы 2 t-ro разр да триггеры 4 и 5 перевод тс  в единичное состо ние. Сигнал с единичного выхода триггера 4 воздействует на вход линейного декодирующего нреобразовател , вызыва  установление очередного значени  эталонного напр жени , сигнал с выхода триггера 5 открывает по второму входу схему 2 t+l разр да, подготавлива  его к работе. Сигналом с нулевого выхода блокируетс  схема И-НЕ разр да t-1, тем самым исключаетс  повторное включение этого разр да. Период следовани  синхросерии подбираетс  таким, чтобы к приходу очередного синхроимпульса заверщилось определепие очередного разр да, закончились переходные процессы в линейном декодирующем преобразователе и схеме сравнени . В момент по влени  сигнала СИ1 сигналом с выхода схемы И-НЕ устанавливаютс  в единичное состо ние триггеры 4 и 5

I-f-l разр да и начинаетс  процесс определепи  следующего разр да измер емой величипы . Одновременно блокируетс  схема И-НЕ i разр да (). Состо ние триггеров 3 и 4 i разр да будет определ тьс  сигналом с выхода схемы сравнени . Нрп наличии на выхОлТе схемы сравнени  к концу такта уравновешивани  сигнала, соответствующего логическому пулю, триггер 4 нереходит в пулевое состо ние, а триггер 3 остаетс  в единичном состо нии. При наличии на выходе схемы сравнени  сигнала, соответствующего логической единице, триггер 4 сохран ет единичное состо ние, а триггер 3 переходит в пулевое состо ние. Смена состо ний триггеров 3 и 4 j разр да происходит в момент блокировки схемы И-НЕ этого разр да, следовательно переключепие двух соседних разр дов происходит в момент по влени  синхроимпульса СИ1 и исчезновени  синхроимпульса СИ2. Так как указанные синхросерии смещены друг относительно друга на врем  т, равное средней задержке сигнала при прохождении через инвертор, то неодновременность в переключении соседних разр дов не превосходит этой величины и длительность выброса в переходном процессе па выходе линейного декодирующего преобразовател  не превосходит величины т.

Как и при установлении i разр да в единицу в начале такта уравновешивани , так и при сбросе его в ноль в конце такта уравновешивани  при наличии сигнала логического нул  на выходе схемы сравнени  задержка в по влении сигнала на выходе t-ro разр да и его исчезновении по отношению к импульсам синхросерии не превосходит величипы 2т(1т - задержка в схеме П-НЕ и 1т - задержка в Т1риггере 4). Сигнал со схемы сравнени  х воспринимаетс  схемой разр да только в течение времени одпого т с момента переключени  схемы 2, пока не установитс  один из триггеров 3 или 4. Затем состо ние схемы сохран етс  независимо от изменени  сигнала па выходе схемы сравнени . Это происходит вследствие того, что при срабатывании схемы И-НЕ /+1 разр да триггер 5 этого разр да переводитс  в единичное состо ние и запрещающим сигналом с его нулевого выхода блокируетс  схема И-НЕ i разр да. Поэтому состо ние схем i разр да пе изменитс  во врем  тактов определени  следующих разр дов кода измер емой величины.

Ввиду того, что сигнал со схемы сравнени  X воспринимаетс  схемой любого разр да в течение ограниченного времени т по синхроимпульсам СИ1 и СИ2 отпадает необходимость какого-либо дополнительного стробировани  или формировани  сигнала х. Это значительно уменьшает такт уравновешивани  одного разр да, так как к такту уравновешивани  пе добавл ютс  задержки сигнала со схемы сравнени  в схемах стробировани  и формировани . Уменьшение интервала неопределепиости до величины т позвол ет точнее датировать результат измерени  и сужает частотный диапазон помех, искажающих результат измерени , тем самым повышаетс  надежность работы развертывающей схемы. Таким образом в нредлагаемом устройстве увеличение быстрод ,ействи  достигаетс  за счет снижени  неодЕЮвременностн срабатывани  соседних разр дов , сокращени  длительности сигнала со схемы сравнени . Это влечет за co6oii также повышение надежности схемы. Объем оборудовани  развертывающей схемы нри построении на комплексе потенциальных элементов не больше, чем при пспользовании других вариантов развертывающей схемы . Дл  ее построени  необходимо 7 схем И-НЕ на разр д, из которых 4 схемы с трем  входал1и и 3 схемы с двум  входами. Предмет изобретени  Уравповещиваюш,а  схема дл  аналогоцифрового преобразовател  поразр дного уравновешивани  на потенциальных элементах , содержаща  основной триггер, вспомогательный триггер, трехвходовую схему И-НЕ Разр д L- г СИ7 оыход i-1 г. каждом ррг.р де у инвертор, отличающа с  тем, что, с целью увеличени  быстродействи  и повышени  надежности работы, нулевой выход основного триггера соединен с входом установки в нуль дополнительного триггера, единичный выход дополнительного триггера соединен с первым входом установки в единицу оснозиого триггера, выход трехвходовой схемы И-НЕ, св занной по одному входу с еднничным входом вспомогательного триггера предыдущего разр да, по другому входу - с нулевым выходом вспомогательного триггера последующего разр да, по третьему входу Т четном разр де - с выходом инвертора и с входом инвертора в нечетном разр де , соединен со вторыми входами установки в единицу основного, дополнительного и вспомогательного триггеров данного разр да, первый вход установкн в пуль основного триггера всех разр дов соединен с выходом схемы сравпепп , а второй вход установки в единицу .ч.ополшпельиого триггера, второй вход установки в нуль основного и вспомогательного триггеров всех разр дов соединен со схемой ycTSHOBiCH в п.сходпое состо ние, вход инвертора сп зап со схемой формировани  синхросерии .