SU436393A1

SU436393A1 - PULSE SIGNAL STORAGE

Info

Publication number: SU436393A1
Application number: SU1761603A
Authority: SU
Inventors: Г. В. Коновалов А. А. Мацков изобретени С. А. Даниэл М. Н. Колтунов
Priority date: 1972-03-20
Filing date: 1972-03-20
Publication date: 1974-07-15

Description

1one

Изобретение относитс к технике обработки импульсных сигналов в системах обмена информацией .The invention relates to a technique for processing pulse signals in information exchange systems.

Известные накопители импульсных сигналов содержат регистры сдвига, число разр дов в каждом из которых равно числу позиций в одном цикле накоплени , генератор тактовых импульсов, решающий блок и квантователь входного сигнала по амплитуде.The known accumulators of pulse signals contain shift registers, the number of bits in each of which is equal to the number of positions in one accumulation cycle, a clock pulse generator, a decisive block, and an amplitude input signal quantizer.

Цель изобретени - повышение помехоустойчивости устройства без существенного увеличени регистров сдвига.The purpose of the invention is to improve the noise immunity of the device without significantly increasing the shift registers.

Указанна цель достигаетс тем, что в накопитель введены дешифраторы максимального положительного и максимального отр1Г цательного числа, две схемы «Р1ЛИ, две схемы «И, инвертор, блок установки и /г-разр дный реверсивный счетчик, выходы которого соединены с соответствующими входами регистров сдвига и дешифраторами. Выходы дешифраторов подключены соответственно ко входам схем «ИЛИ, другие входы которых соединены с выходами схем «И. Одна из этих схем подключена к выходу квантовател непосредственно, а друга - через инвертор. Входы схем «И подключены к генератору тактовых импульсов. Выходы схем «ИЛИ подключены соответственно ко входам сложени и вычитани реверсивного счетчика, входы установки которого через блок установкиThis goal is achieved by the fact that the maximum positive and maximum negative integral number decoders are entered into the drive, two "P1LI, two" and circuits, an inverter, an installation unit and an r-bit reversible counter, the outputs of which are connected to the corresponding inputs of the shift registers and decoders. The outputs of the decoders are connected respectively to the inputs of the circuits “OR, the other inputs of which are connected to the outputs of the circuits“ I. One of these circuits is connected to the output of the quantizer directly, and the other through an inverter. The inputs of the circuits “And connected to the generator of clock pulses. The outputs of the circuits "OR are connected respectively to the inputs of the addition and subtraction of a reversible counter, the installation inputs of which through the installation unit

22

соединены с соответствующими выходами регистров сдвига.connected to the corresponding shift register outputs.

Блок-схема накопител импульсных сигналов приведена на чертеже.The block diagram of the pulse signal accumulator is shown in the drawing.

Накопитель содержит подключенный ко входу 1 квантователь 2 входного сигнала по амплитуде, который преобразует входной сигнал в вид, удобный дл накоплени ; «-разр дный реверсивный счетчик 3, с помощьюThe drive contains connected to the input 1 of the quantizer 2 of the input signal in amplitude, which converts the input signal into a form suitable for accumulation; "-Discharge reversible counter 3, using

которого производитс установка уровн накоплени по результатам анализа входного сигнала и данных запоминани ; генератор 4 тактовых импульсов, управл ющий работой накопител ; регистров сдвига 5, которыеwhich sets the accumulation level based on the analysis of the input signal and the storage data; 4 clock pulse generator controlling drive operation; shift registers 5 which

обеспечивают запоминание накопительного уровн сигнала на всех тактовых позици х цикла в виде п-разр дного кодового слова; решающий блок 6, подключенный к выходу 7 накопител , блок установки 8, служащий дл ensure storage of the accumulative signal level at all clock positions of the cycle in the form of an n-bit code word; decisive block 6 connected to the accumulator output 7, the setup block 8 serving

передачи уровн сигнала в «-разр дном регистре сдвига 5 на «-разр дный реверсивный счетчик 3, схему-инвертор «ИЕ 9, схемы «И 10 и 11 и схемы «ИЛИ 12 и 13, с помощью которых данные об уровне входного сигналаtransmitting the signal level in the “-dispor shift register 5 to the“ -discharge reversible counter 3, the inverter circuit “EI 9, the diagrams“ And 10 and 11 and the diagrams “OR 12 and 13, with the help of which data on the input signal level

перенос тс с квантовател 2 на реверсивный счетчик 3; дешифраторы 14 и 15 максимального и минимального числа, служащие дл ограничени уровн накоплени и защиты от перехода с одного крайнего накопленногоtransferred from quantizer 2 to reversible counter 3; decoders 14 and 15 of the maximum and minimum number, which are used to limit the level of accumulation and protect against the transition from one extreme accumulated

уровн накоплени на другой.accumulation level to another.

Входной сигнал, подлежащий выделению, поступает на вход 1 накопител импульсных сигналов. С помощью квантовател 2 входного сигнала, этот сигнал приобретает вид последовательности двоичных импульсов, которые стробируютс каждый тактовый интервал в схемах «И (10-11), куда подаетс с генератора 4 тактовых импульсов последовательность тактовых импульсов. С помощью инвертора 9 обеспечиваетс наличие сигнала дл стробировани во всех случа х на входе лишь одной схемы «И 10 и 11, благодар чему каждый такт поступают на вход сложени или вычитани п-разр дного реверсивного счетчика 3 импульсы. Импульсы со схем «И 10 и И поступают на входы реверсивного счетчика 3 через схемы «ИЛИ 12 и 13 лишь в том случае, если на соответствующих дешифраторах 14 или 15 не выделено максимального положительного или максимального отрицательного числа. На выходе м-разр дного регистра сдвига 5 в каждом тактовом интервале списываетс число в двоичном коде, которое через блок установки 8 подаетс на вход установки реверсивного счетчика 3. Блок 8 задает заданный алгоритм накоплени импульсных сигналов. Если число , устанавливаемое в реверсивном счетчике 3, меньше максимального положительного числа и больше максимального отрицательного числа, то дешифраторы 14 и 15 не преп тствуют поступлению сигнала с выходов схем «И 10 и 11 через схемы «ИЛИ 12 и 13 на входы сложени и вычитани «-разр дного реверсивного счетчика 3, который в зависимости от того, на какой из его входов поступает сигнал, увеличивает или уменьшает заиисаиное в него число. Измененное таким образом число с выхода реверсивного счетчика поступает на вход -разр дного регистра сдвига 5 и запоминаетс в нем на цикл за счет продвигающих тактовых импульсов, поступающих с генератора 4 тактовых импульсов . В результате в каждом цикле происходит изменение состо ний первого разр да в каждом из регистров сдвига 5i, 62, 5п и обеопечи5 ваетс накапление импульсных сигналов с заданным алгоритмом Накоплени . Результаты накоплени анализируютс решающим блоком 6, а максимальное накопление фиксируетс дешифраторами 14 и 15, залрещаю0 щими пропускание сигналов через соответствующие схемы «ИЛИ 12 и 13. Таким образом , уровень накоплени каждый -цикл обновл етс , но ни на одной из эдзИЦий цикла не может превысить максимального.The input signal to be allocated, is fed to the input 1 of the pulse signal accumulator. Using the input signal quantizer 2, this signal takes the form of a sequence of binary pulses, which gates each clock interval in the AND schemes (10-11), where the clock pulse sequence is supplied from the 4 clock pulse generator. Using the inverter 9, a signal is provided for gating in all cases at the input of only one AND 10 and 11 scheme, whereby each clock is fed to the input of addition or subtraction of the n-bit reversible counter 3 pulses. The impulses from the circuits “And 10 and I go to the inputs of the reversible counter 3 through the circuits“ OR 12 and 13 only if the corresponding positive or maximum negative number is not selected on the corresponding decoder 14 or 15. At the output of the m-bit shift register 5, in each clock interval, a binary code is written off, which is fed through the setup unit 8 to the setup input of the reversible counter 3. Block 8 sets the specified pulse accumulation algorithm. If the number set in the reversible counter 3 is less than the maximum positive number and more than the maximum negative number, the decoder 14 and 15 do not prevent the signal from the outputs of the AND 10 and 11 circuits through the OR 12 and 13 circuits to the addition and subtraction inputs -discharge reversible counter 3, which, depending on which of its inputs receives a signal, increases or decreases the number in it. The number thus changed from the output of the reversible counter is fed to the input of the discharge shift register 5 and is stored in it on the cycle due to the forward clock pulses received from the clock generator 4. As a result, in each cycle, the states of the first discharge in each of the shift registers 5i, 62, 5p change and the printers accumulate pulse signals with the specified Accumulation algorithm. The accumulation results are analyzed by a decision block 6, and the maximum accumulation is recorded by decoders 14 and 15, which prevent the transmission of signals through the appropriate OR 12 and 13 schemes. Thus, the accumulation level is updated every cycle, but cannot be exceeded at any of the efficiencies maximum.

Предмет изобретени Subject invention

Иакопитель импульсных сигналов, содержащий п регистров сдвига, выходы которых подключены к соотвегствующим входам решающего блока, а входы соединены с генератором тактовых импульсов, и квантователь входного сигнала по амплитуде, отличающийс тем, что, с целью повышени помехоустойчивости устройства, в него введены дешифраторы максимального положительного и максимального отрицательного числа, две схемы «ИЛИ, две схемы «И, инвертор, блок установки и п-разр дный реверсивный счетчик , выходы которого соединены с соответствующими входами регистров сдвига и дешифраторами , выходы которых подключены соответственно ко входам схем «ИЛИ, другие входы которых соединены с выходами схем «И, одна из которых подключена к выходу квантовател непосредственно, а друга - через инвертор, входы схем «И подключены к генератору тактовых импульсов, выходы схем «ИЛИ подключены соответственно ко входам сложени и вычитани A pulse signal accumulator containing p shift registers, whose outputs are connected to the corresponding inputs of the decision block, and the inputs are connected to a clock pulse generator, and an amplitude input signal quantizer, characterized in that, in order to increase the noise immunity of the device, the maximum positive decoders are entered into it and a maximum negative number, two OR circuits, two AND circuits, an inverter, an installation unit and an n-bit reversible counter, the outputs of which are connected to the corresponding inputs shift registers and decoders, the outputs of which are connected respectively to the inputs of the OR circuits, the other inputs of which are connected to the outputs of the circuits And, one of which is connected to the output of the quantizer directly, and the other through an inverter, the inputs of the circuits And, connected to the clock generator, the outputs of the circuit "OR are connected respectively to the inputs of the addition and subtraction

счетчика, входы установки которого через блок установки соединены с соответствующими выходами регистров сдвига.counter, the installation of which through the installation unit is connected to the corresponding outputs of the shift registers.