SU438005A1 - Device for determining the extremum - Google Patents
Device for determining the extremumInfo
- Publication number
- SU438005A1 SU438005A1 SU1703683A SU1703683A SU438005A1 SU 438005 A1 SU438005 A1 SU 438005A1 SU 1703683 A SU1703683 A SU 1703683A SU 1703683 A SU1703683 A SU 1703683A SU 438005 A1 SU438005 A1 SU 438005A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- triggers
- inputs
- outputs
- elements
- register
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1one
Изобретение относитс к системам автоматического регулировани , в частности к устройствам дл определени экстремальных значений функций, выраженных в дискретной форме.The invention relates to automatic control systems, in particular, to devices for determining extreme values of functions expressed in discrete form.
Известно устройство дискретного действи дл определени экстремума в шаговом цифровом экстремальном регул торе, содержащее запоминающий регистр, сумматоры, логические элементы, сравнивающие и управл ющие элементы. Устройство это вл етс сложным по конструкции и обладает малой помехоустойчивостью .A discrete action device is known for determining an extremum in a step-by-step digital extremal controller, comprising a memory register, adders, logic elements, comparing and controlling elements. This device is complex in construction and has low noise immunity.
Целью изобретени вл етс упрощение устройства .The aim of the invention is to simplify the device.
Поставленна цель достигаетс тем, что предлагаемое устройство содерл ит дещифратор , например, дес тичного кода в циклический , каждый выход которого подключен к единичному входу соответствующего триггера запоминающего регистра и ко входам двух логических элементов «ИЛИ, соответствующим двум предыдущим триггерам запоминающего регистра, выходы логических элементов «ИЛИ подключены соответственно к нулевым входам триггеров запоминающего регистра, выходы .каждых двух соседних триггеров запоминающего регистра подключены соответственно к первому и второму входам логических элементов «И, выходы логических элементовThe goal is achieved by the fact that the proposed device contains a descrambler, for example, a decimal code in a cyclic code, each output of which is connected to the single input of the corresponding trigger of the storage register and to the inputs of two logical elements OR, corresponding to the two previous triggers of the storage register, the outputs of logic elements "OR are connected respectively to the zero inputs of the memory register triggers, the outputs. Of each two adjacent memory register triggers are connected accordingly but to first and second inputs of the logic elements "And, the outputs of logic elements
«И соединены соответственно со входами выходного логического элемента «ИЛИ."And connected respectively to the inputs of the output logic element" OR.
Сущность изобретени по сн етс чертежом , на котором приведена блок-схема данного устройства.The invention is illustrated in the drawing, which shows a block diagram of this device.
Каждый выход д&щифратора 1 подключен к единичному входу соответствующего триггера 2; ; где i 1, 2, ... запоминающего регистра и ко входам двух запоминающих схем «ИЛИ 3i-. и 3(2 , соответствующих двум предыдущим триггерам 2(-i н 2,-.-.о запоминающего регистра, выходы логических элементов «ИЛИ подключены соответственно к нулевым входам триггеров запоминающего регистра .Each output of the tweeter 1 is connected to the single input of the corresponding trigger 2; ; where i 1, 2, ... of the memory register and to the inputs of two memory circuits "OR 3i-. and 3 (2, corresponding to the two previous triggers 2 (-i n 2, -.-. of the storage register, the outputs of the logical elements "OR are connected respectively to the zero inputs of the trigger register storage.
Все триггеры запоминающего регистра расположены кольцом, т. е. за последним триггером следует триггер 2 н т. д.All triggers of the memory register are arranged in a ring, i.e., a trigger 2 nd follows the last trigger.
Выходы каждых двух соседних триггеров 2; и ; 2м I и 2г+2 и т. д. подключены соответственно к первому и второму входам логических элементов «И 4, выходы логических элементов «И 4 соединены соответственно со входами выходного логического элемента 5 «ИЛИ.Outputs of every two adjacent triggers 2; and; 2m I and 2g + 2, etc., are connected respectively to the first and second inputs of the AND 4 logic elements, and the outputs of the AND 4 logic elements are connected respectively to the inputs of the output logic element 5 OR.
Предмет изобретени Subject invention
Устройство дл определени экстремума, 30 содержащее запомпнающнй регистр, выполненный на триггерах, соответствующие триггерам логические элементы «ИЛИ, «И и выходной логический элемент «ИЛИ, отличающеес тем, что, с целью его упрощени , оно содержит дешифратор, каждый выход которого подключен к единичному входу соответствующего триггера запоминающего регистра и ко входам двух логических элементов «ИЛИ, соответствующих двум предыдущим триггерам запоминающего регистра, выходы логическихAn extremum detection device, 30 containing a recording register, executed on triggers, corresponding to the triggers of the logical elements "OR," AND the output logical element of the "OR, characterized in that, in order to simplify it, it contains a decoder, each output of which is connected to a single to the input of the corresponding trigger of the memory register and to the inputs of the two logical elements “OR, corresponding to the two previous triggers of the memory register, the outputs of the logic
элементов «ИЛИ подключены соответственно к нулевым входам триггеров запоминающего регистра, выходы каждых двух соседних триггеров запоминающего регистра подключены соответственно к первому и второму входам логических элементов «И, выходы логических элементов «И соединены соответственно со входами выходного логического элемента «ИЛИ.“OR” elements are respectively connected to zero inputs of memory register triggers, the outputs of each two adjacent memory register triggers are connected respectively to the first and second inputs of the AND gates, and the logic gates of the AND gates, respectively.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1703683A SU438005A1 (en) | 1971-10-08 | 1971-10-08 | Device for determining the extremum |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1703683A SU438005A1 (en) | 1971-10-08 | 1971-10-08 | Device for determining the extremum |
Publications (1)
Publication Number | Publication Date |
---|---|
SU438005A1 true SU438005A1 (en) | 1974-07-30 |
Family
ID=20489826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1703683A SU438005A1 (en) | 1971-10-08 | 1971-10-08 | Device for determining the extremum |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU438005A1 (en) |
-
1971
- 1971-10-08 SU SU1703683A patent/SU438005A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US2880934A (en) | Reversible counting system | |
US2771551A (en) | Counting circuits | |
SU438005A1 (en) | Device for determining the extremum | |
US2970759A (en) | Absolute value reversible counter | |
US2771550A (en) | Counting circuits | |
SU396835A1 (en) | RECORDING DEVICE | |
SU372703A1 (en) | ||
SU427331A1 (en) | DIGITAL INTEGRATOR WITH CONTROL | |
SU418964A1 (en) | DEVICE FOR FORLE AND POWER EXPLANATION OF SERIAL-CORNER PULSES | |
SU424142A1 (en) | DEVICE COMPARISON OF TWO NUMBERS IN DIGITAL CODE | |
SU369565A1 (en) | DEVICE FOR CALCULATION OF FUNCTION y = e ^ | |
SU530460A1 (en) | Half count ring | |
SU394922A1 (en) | N-STABLE ASYNCHRONOUS TRIGGER | |
SU418853A1 (en) | ||
SU404082A1 (en) | A DEVICE FOR CALCULATING THE TYPE = FUNCTION. KV'X ^ + y | |
SU394772A1 (en) | TIME SENSOR | |
SU515161A1 (en) | Multistable trigger | |
SU375795A1 (en) | SELF-CORRECTIVE TRIGGER WITH COUNTABLE ENTRANCE ON POTENTIAL ELEMENTS "AND –NE" | |
SU455493A1 (en) | Reversible Binary Counter | |
SU419983A1 (en) | MULTICHANNEL RESERVED TRIGGER | |
SU435523A1 (en) | DEVICE DEVELOPMENT | |
SU436393A1 (en) | PULSE SIGNAL STORAGE | |
SU364032A1 (en) | DEVICE FOR CORRECTING ERRORS WHEN RECEIVED CODING | |
SU474808A1 (en) | Device for reducing redundancy of information | |
SU466507A1 (en) | Device for converting regular binary fraction to binary fraction |