SU433643A1 - - Google Patents

Info

Publication number
SU433643A1
SU433643A1 SU1879248A SU1879248A SU433643A1 SU 433643 A1 SU433643 A1 SU 433643A1 SU 1879248 A SU1879248 A SU 1879248A SU 1879248 A SU1879248 A SU 1879248A SU 433643 A1 SU433643 A1 SU 433643A1
Authority
SU
USSR - Soviet Union
Prior art keywords
circuit
input
trigger
output
potential
Prior art date
Application number
SU1879248A
Other languages
Russian (ru)
Other versions
SU433643A2 (en
Filing date
Publication date
Application filed filed Critical
Priority to SU1879248A priority Critical patent/SU433643A1/ru
Application granted granted Critical
Publication of SU433643A1 publication Critical patent/SU433643A1/ru
Publication of SU433643A2 publication Critical patent/SU433643A2/ru

Links

Description

(54) РЕВЕРСИВНЫЙ ИМПУЛЬСОВ(54) REVERSIBLE IMPULSE

1one

Изобретение относитс  к области .автоматики и вычислительной техники и нредназпачено дл  систем автоматического унравлени  и контрол .The invention relates to the field of automation and computer technology and is not intended for automatic control and monitoring systems.

: Известен реверсивный счетчик по основному авт. св. № 314313. : Предложенное устройство отличаетс  тем, что,с целью повышени  надежности, в него введен инвертор, вход которого соединен с выходом схемы выделени  нулевого состо ни  всех разр дов, а выход - со входами ключей коммутации входных сигналов на входе вычитани  счетной линейки.: Known reverse counter on the main author. St. No. 314313.: The proposed device is characterized in that, in order to increase reliability, an inverter is inputted into it, the input of which is connected to the output of the zero state allocation circuit of all bits, and the output to the input switches of input signals of the counting input subtraction.

На чертеже изображена блок-схема .предлагаемого устройства.The drawing shows a block diagram of the proposed device.

Счетчик импульсов содержит логическую схему 1 и реверсивный счетчик 2. Логическа  схема 1 включает дешифратор 3, соединенный с реверсивным счетчиком, схему выделени  нулевого состо ни  всех разр дов, входные схе.мы 4 и 5 совпадени , триггер знака 6, выходные схемы 7-10 совпадени , ключи коммутации входных сигналов, инвертор И, «ИЛИ 2 и 13, входные шины 14 и 15.The pulse counter contains a logic circuit 1 and a reversible counter 2. Logic circuit 1 includes a decoder 3 connected to a reversible counter, a zero-state allocation circuit of all bits, input circuits 4 and 5 coincidence, trigger sign 6, output circuits 7-10 match, input switching keys, AND, "OR 2 and 13 inverter, input buses 14 and 15.

Устройство работает следующим образом. В начальный момент времени (триггеры счет:Чика в нулевом состо нии) на входы схем совладени  4 и 5 чёре з дёши$ратор 3 подаетс нотенциал разрешени . При поступлении на| входную шину 14 последовательности из m импульсов первый из них поступает на входы схем 7 и 9 совпадени , а также через схе.му 4 совпадени  на вход триггера знака 6.The device works as follows. At the initial moment of time (account triggers: Chick in the zero state), the resolution potential is applied to the inputs of the constellation schemes 4 and 5 through gaps $ 3. When entering on | the input bus 14 of a sequence of m pulses, the first of them is fed to the inputs of circuits 7 and 9, and also through scheme 4; matches to the trigger input of sign 6.

Первый имнульс приходит на схемы совпадени  7 и 9 раньше, чем сработают схема совпадени  4 и триггер знака 6, поэтому рас-; смотрим исходные состо ни  триггера. Предположим , что триггер знака 6 находитс  в состо нии , когда на выходную -схему совпадени  7 поступает потенциал запрета, а .на выходную схему совпадени  9 потенциал разрешени . Тогда первый импульс пройдет через схему 7 совпадени  только после срабатывани  триггера знака 6. Если триггер знака 6 находитс  в состо нии, когда на схему 7 совпадений , схему «ИЛИ 12 и поступает на вхоД реверсивного счетчика 2-на сложение. Состо ние триггера знака 6 при этом не мен етс .; Через схему 9 совпадени  первый импульс не проходит в любом состо нии триггера знака 6, так как на ее вход подаетс  запрещающий потенциал с выхода инвертора П. После ера-: ;батывани  триггера знака б на вход ;совп1дени подаетс  запреща1ощий потенциал, с его выхода.The first impulse arrives at the matching schemes 7 and 9 before the matching scheme 4 and the trigger 6 of the signal work, therefore it is open; We look at the initial state of the trigger. Suppose that the trigger of sign 6 is in the state when the inhibition potential arrives at the output — coincidence circuit 7 — and the output potential of the resolution 9 arrives at the output coincidence circuit 9. Then the first impulse will pass through the coincidence circuit 7 only when the trigger 6 is triggered. If the trigger 6 is in the state when the coincidence circuit 7, the OR 12 circuit and enters the reversing counter 2-addition. The trigger state of sign 6 does not change.; Through the coincidence circuit 9, the first pulse does not pass in any state of the 6 sign trigger, since the inhibitory potential from the output of inverter P is fed to its input. After the eras-:; sign trigger b jumps to the input;

На реверсивном счетчике 2 записываетс  1. При этом с дешифратора 3 на схемы совпадени  4 и 5 поступает потенциал запрета, а на схемы 8 и 9 совпадени  с инвертора 11 -noтенциал разрешени . Второй, третий и та« далее импульсы из числа т проход т по цепи входна  шина 14, схема 7 совпадени , схема «ИЛИ 12, вход реверсивного счетчика 2 на сложение. В конце счета в реверсивный счетчик 2 записываетс  число т. Если затем начинают поступать импульсы на входную шину 15 из импульсной последовательности п, а на входную шину 14 поступление импульсов прекращаетс , то первый, второй и так далее импульсы проход т по цепи входна  шина 15, схема 8 совпадени , схема «ИЛИ 13, вход реверсивного счетчика 2 на вычитание. Через схему 10 совпадени  импульсы не проход т, поскольку на ее вход подаетс  запрещающий потенциал с выхода триггера- знака 6. Таким образом происходит вычитание числа п из числа т.On the reversible counter 2, it is recorded 1. In this case, from the decoder 3, the inhibit potential is fed to the matching circuits 4 and 5, and the matching circuits 8 and 9 from the inverter 11 have a resolution resolution. The second, third and that "further pulses of the number t pass through the circuit of the input bus 14, the matching circuit 7, the circuit OR 12, the input of the reversible counter 2 for addition. At the end of the count, the number m is written to the reversible counter 2. If then the pulses start to enter the input bus 15 from the pulse sequence n, and the pulse arrives on the input bus 14, the first, second and so on pulses pass along the circuit of the input bus 15, a matching circuit 8, an OR 13 circuit, a reversible counter 2 input for subtraction. Pulse does not pass through circuit 10, since the inhibitory potential from the output of the trigger sign 6 is fed to its input. Thus, the number n is subtracted from the number m.

В момент времени, когда п т. на реверсивном счетчике 2 устанавливаетс  числоAt the point in time when n t. On reversible counter 2 is set the number

ОО, с выхода дешифратора 3 на схемы 4OO, from the output of the decoder 3 to the circuit 4

и 5 совпадени  подаетс  потенциал разрешени , а на схему 8 совпадени  потенциал запрета с инвертора П. Если поступление импульсов на входную шину 15 продолжаетс , то (п-|-1)-ый 1 шпульс поступает на входы схем 8 и 10 с6вг1а;дё1 Й ,но черёз 11Их не проходит , так как на схему 8 совпадений поступает запрещающий потенциал с инвертора И,: ,8 на схему 10 совпадени  -запрещающий потенциал с выхода триггера знака 6. И только; после срабатывани  триггера знака через схе-1 му 5 совпадени  (л+1)-ый импульс через схему 10 совпадени , схему «ИЛИ 12 поступает на вход реверсивного счетчика 2 на сложение./ Через схему 8 совпадени  (п-{-1)-ъш импульс и последующие не проход т, посколькуand 5 coincidence, the resolution potential is applied, and the inhibit potential from inverter P. is fed to coincidence circuit 8. If the supply of pulses to the input bus 15 continues, then (n- | -1) -th 1 pulley goes to the inputs of circuits 8 and 10 c6vg1a; , but their 11 does not pass, since the prohibiting potential from the inverter AND ,:, 8 enters the circuit 8 of coincidence and the circuit 10 coincides - the prohibiting potential from the output of the sign trigger 6. And only; after the trigger of the sign triggers via scheme-1, th 5 matches (l + 1) -th pulse through the coincidence circuit 10, the scheme "OR 12 is fed to the input of the reversible counter 2 for addition. / Through the circuit 8 coincidences (n - {- 1) - Your impulse and subsequent ones do not pass, because

на ее вход подаетс  запрещающий потенциал инвертора 11, а после срабатывани  триггера знака б - запрещающий потенциал с его выхода на другой вход схемы. На реверсивном счетчике 2 записываетс  1. Второй, третий и так далее импульсы последовательности пits input is supplied by the inhibitory potential of inverter 11, and after the trigger of sign b triggers, the inhibitory potential from its output to another input of the circuit. On the reverse counter 2 is recorded 1. The second, third, and so on pulses of the sequence n

|проход т по цепи входна  шина 15, схема 10 совпадени , схема «ИЛИ 12, вход реверсивного счетчика 2 на сложение.| pass through the circuit, the input bus 15, the coincidence circuit 10, the circuit OR 12, the input of the reversing counter 2 for addition.

Предмет изобретени Subject invention

Реверсивный счетчик импульсов по авт. св. №314313, отличающийс  теы; что,с целью повышени  надежности, в него введен инвертор , вход которого соединен с выходом схемы выделени  нулевого состо ни  всех разр дов, а выход - со входами ключей коммутации входных сигналов на входе вычитани  счетной линейки.Reversing pulse counter on aut. St. No. 314313, differing by; that, in order to increase reliability, an inverter is introduced into it, the input of which is connected to the output of the zero state allocation circuit of all bits, and the output to the inputs of switching keys of input signals at the subtracting input of the counting scale.

SU1879248A 1973-01-22 SU433643A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1879248A SU433643A1 (en) 1973-01-22

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1879248A SU433643A1 (en) 1973-01-22

Publications (2)

Publication Number Publication Date
SU433643A1 true SU433643A1 (en) 1974-06-25
SU433643A2 SU433643A2 (en) 1974-06-25

Family

ID=

Similar Documents

Publication Publication Date Title
SU433643A1 (en)
SU544121A1 (en) Device control pulse sequences
SU830378A1 (en) Device for determining number position on nimerical axis
SU520711A2 (en) Pulse counting device
SU1005285A2 (en) Device for multiplying pulse repetition frequency of periodic pulses
SU1059594A1 (en) Device for checking number of operating cycles of equipment
SU485392A1 (en) Digital Time Discriminator
SU411484A1 (en)
SU1640822A1 (en) Frequency-to-code converter
SU1622857A1 (en) Device for checking electronic circuits
SU470922A1 (en) Pulse counting device
SU1338028A2 (en) Device for separating single n-pulse
SU117503A1 (en) Binary reversible counter with triggering triggers on single inputs
SU1078613A1 (en) Device for translating codes
SU696441A1 (en) Binary number comparing and converting device
SU661809A1 (en) N-digit binary counter checking device
SU1443153A1 (en) Device for extracting and subtracting pulses from pulse sequence
SU869052A1 (en) Device for monitoring pulse train
SU756632A1 (en) Binary code-to-time interval converter
SU919090A1 (en) Device for monitoring operation of counter with potential output
SU1221646A1 (en) Time sensor
SU543936A1 (en) Device for comparing binary numbers with tolerances
SU1264321A1 (en) Device for checking pulse sequence
SU411648A1 (en)
SU944114A2 (en) Controllable frequency pulse generator