SU398983A1

SU398983A1 - Однородная цифровая интегрирующая структура

Info

Publication number: SU398983A1
Application number: SU1694785A
Authority: SU
Inventors: изобретени Авторы
Original assignee: А. Н. Мелихов, В. Ф. Гузик, Н. И. Денисенко , Р. М. Крюков Таганрогский радиотехнический институт
Priority date: 1971-09-08
Filing date: 1971-09-08
Publication date: 1973-09-27

Description

1

Изобретение относитс к области вычислительной техники и предназначено дл выполнени арифметических и логических операций методами цифрового интегрировани .

Известны цифровые интегрирующие структуры , содержащие цифровые интеграторы, блок коммутации, блок управлени ; передача приращений в таких структурах осуществл етс с помощью двух каналов; при этом отсутствует выравнивание задержек информации в каналах разной длины.

Предложенна структура отличаетс тем, что выходы всех выходных вентилей каждого цифрового интегратора соединены через схему «ИЛИ с соответствующим входом блока коммутации; входы первых и вторых выходных вентилей всех цифровых интеграторов соединены с первой и второй управл ющими щинами блока управлени соответственно, выходы первых и вторых выходных вентилей блока коммутации соединены с единичными входами триггеров первой и второй групп соответственно , единичные входы всех триггеров соединены со входами соответствующих цифровых интеграторов , входы первых и вторых вентилей блока коммутации соединены соответственно с первой и второй управл ющими щинами блока управлени .

Это позвол ет повысить эффективность использовани структуры и ее надежность за

счет того, что вычисленные приращени ±А5 в каждом рещающем блоке структуры не передаютс немедленно на входы рещающих блоков , а запоминаютс триггерами; считывание

информации в каналы св зи осуществл етс синхронно дважды за шаг интегрировани , а прием ее - каждый раз в начале новой операции; при этом число коммутирующих элементов и шин передачи приращений уменьшаетс

в два раза.

На фиг. 1 изображена схема устройства; на фиг. 2 - функциональна схема структуры в режиме решени уравнени Бессел .

Структура содержит (фиг. 1) цифровые интеграторы 1 с выходными щинами 2 } 3 приращений + Д5 и -А5 соответственно; первую управл ющую шину 4, по которой подаетс сигнал разрешени обмена приращени м +Д5 между цифровыми интеграторами, блок управлени 5; выходные вентили 6 цифровых интеграторов дл передачи в каналы св зи приращений + Д5; блок коммутации 7; схемы «ИЛИ 5; выходные вентили 9 блока коммутации , триггеры 10 дл приема приращений +А5,

вторую управл ющую щину //, по которой подаетс сигнал разрешени обмена приращени ми -Д5 между цифровыми интеграторами; выходные вентили 12 цифровых интеграторов дл передачи приращений -Д5, выходные

вентили 13 блока коммутации дл приема из

каналов св зи приращений -Д5; триггеры 14 дл приема приращений -А5; выходную шину сброса 15 блока управлени ; шину 16 ввода информации в цифровые интеграторы.

В режиме решени уравнений Бессел структура содержит (фиг.2) задающие цифровые интеграторы 17,18,19, переменными интегрировани которых вл ютс независимые переменные АХ; цифровые интеграторы 20-25, зависимые от задающих (их переменные интегрировани формируютс интеграторами 17-/9), шину 26 ввода независимой неременной, шину 27 вывода вычисленной функции.

Устройство работает Cv eдyющим образом.

Цифровые интеграторы / могут в конце каждой интеграции выдавать приращени +AS, -AS или 0. Приращени -ЬА5 выдаютс по выходным шинам 2, приращени -А5 - но выходным шинам 3, а нулевому приращению соответствует отсутствие значащих приращений на указанных шинах.

С первым тактом новой итерации но унравл ющей шине 4 из блока унравлени 5 выдаетс сигнал разрешени длительностью Г/2 (где Г - длительность итерации) вентил м 6 на отправление в каналы св зи положительных приращений и вентил м 9 - на прием этих приращений. При этом значащие приращени через схемы «ИЛИ 8, блок коммутации 7 и открытые вентили 9 устанавливают триггеры 10 в единичные состо ни . Блок коммутации должен быть таким, чтобы самый длинный из возможных каналов св зи нроизводил задержку информации на врем , меньшее Г/2. Поэтому за указанное врем все положительные приращени фиксируютс триггерами 10.

В такте, начипающе.мс в момент Г/2, снимаетс сигнал разрешени с управл ющей щины 4 на обмен ноложительными приращеГ:и ми между цифровыми интеграторами 1, и по управл ющей шине 11 выдаетс сигнал разрешени (длительностью до конца итерации) вентил м 12 на отправление в каналы св зи отрицательных приращений, а вентил м 13 - на прием этих приращений. Значащие приращени через схемы «ИЛИ 8 по тем же каналам через открытые вентили 13 устанавливают триггеры 14 в единичные состо ни .

В конце каждой итерации по шине 15 на триггеры 10 и 14 нодаетс обнул ющий импульс , опрашивающий их состо ни . Триггеры, зафиксировавшие положительные или отрицательные приращени , при обнулении считывают их в виде одиночных импульсов в цифровые интеграторы, а триггеры, зафиксировавшие нулевые приращени , подтверждают свои состо ни . После этого блок коммутации 7 оказываетс готовым дл передачи очередных приращений. С первым тактом новой итерации

процесс обмена приращени ми между цифровыми интеграторами повтор етс .

Таким образом, совмещение каналов св зи с выравниванием задержек приращени в каналах разной длины влечет к смещению процесса решени на одну итерацию без изменени алгоритма решени .

При работе структуры в режиме решени уравнений Бессел (фиг. 2) в первом шаге интегрировани отличные от нул приращени могут по витьс лишь на выходах интеграторов 17, 18 и 19, на входы которых но шине 26 подаютс приращени независимой переменной АХ. На выходах остальных интеграторов

образуютс нулевые приращени . При этом указанные приращени поступают в каналы св зи, и во втором шаге интегрировани вновь только интеграторы 17-19 могут сформировать ненулевые приращени . Процесс формировани приращений с интеграторов 20-25 по петл м обратной св зи начинаетс лишь с началом третьего щага интегрировани . В дальнейшем процесс решени задачи в структуре

аналогичен процессу решени с незадержанным обменом приращени ми между интеграторами .

Таким образом, количество шагов интегрировани в структуре увеличиваетс по сравнению с обычной структурой на один шаг. Этот шаг необходим дл заполнени каналов св зи.

Предмет изобретени

Однородна цифрова интегрирующа структура , содержаща цифровые интеграторы с выходными вентил ми, блок коммутации с выходными вентил ми, блок унравлени , выходные информационные шины которого соединены со входами соответствующих цифровых интеграторов , две группы триггеров, нулевые входы которых соединены с выходной шиной сброса блока унравлени , и схемы «ИЛИ, отличающа с тем, что, с целью повышени эффективности использовани структуры и ее надежности, выходы всех выходных вентилей каждого цифрового интегратора соединены через схему «ИЛИ с соответствующим входом блока коммутации, входы первых и вторых выходных вентилей всех цифровых интеграторов соединены с первой и второй управл ющими шинами блока управлени соответственно, выходы нервых и вторых выходных вентилей блока коммутации соединены с единичными входами триггеров первой и второй групп соответственно , единичные выходы всех триггеров соединены со входами соответствующих цифровых интеграторов, входы первых и вторых вентилей блока коммутации соединены coответственно с первой и второй управл ющими шинами блока управлени .