SU368603A1 - Устройство приоритета - Google Patents

Description

i

Предлагаемое устройство относитс  к области вычислительной техники и может быть использовано в специализированных цифровых вычислительных машинах и устройствах дискретной автоматики.

Известны устройства дл  определени  приоритетности управл ющих сигналов, которые содержат триггерные регистры, схемы сборки, схемы совпадени  и инверторы.

В таких устройствах обслуживание запросов осуществл етс  по сигналам из устройства управлени  цифровых вычислительных мащин.

Цель изобретени  заключаетс  в создании устройства приоритета с синхронизацией работы устройства по самим сигналам «За вок, если веро тность их одновременного прихода по каналам очень мала.

В предлагаемом устройстве приоритета эта цель достигаетс  тем, что единичный выход триггера каждого п-го разр да входного запоминающего регистра соединен с первым входом схемы «И данного «-го разр да, число входов которой равно числу разр дов N, а нулевой выход триггера каждого п-го разр да входного запоминающего регистра соединен с ()-ии входами схем «И всех последующих разр дов, и (п+1)-е входы схем «И каждого п-го и всех нредществующнх разр дов объединены и подключены к нулевому выходу триггера (п+1)-го разр да выходного запоминающего регистра, единичный вход которого соединен с выходом схемы «И своего (rt+l)-ro разр да.

На чертеже представлена блок-схема предлагаемого (восьмиразр дного) устройства.

Устройство содержит шины 1-S, по которым поступают сигналы «За вок, шину общего сброса 9, триггеры 10-17 входного запоминающего У-разр дного регистра, схемы «И 18-25, триггеры 26-33 выходного запоминающего .V-разр дного регистра, выходную щину 34, схему «ИЛИ 35, шины 36-43, по которым поступают сигналы приоритёра, щины 44-51, по которым из устройства управлени  поступают сигналы сброса.

Сигналы «За вок поступают по шинам /- 8 на единичные входы триггеров 10-17. Общий сброс входного и выходного заноминающих регистров производитс  по шине 9 (шине сброса триггеров 10-17, 26-33). Входной запоминающий регистр выполнен на триггерах 10-17. Единичные выходы триггеров 10-17 каждого разр да входного запоминающего регистра подаютс  на первый вход схем «И 18-25 каждого разр да соответственно, а нулевые выходы триггеров 10-16 соединены со вторыми, третьими и т. д. соответственно входами схем «И 19-25 последующих

(менее приоритетных) разр дов.

Выходы схем «И 18-2$ каждого разр да соединены с единичными входами триггеров 26-32 каждого разр да выходного запоминающего регистра соответственно. Нулев-ые выходы триггеров 27-33 каждого разр да выходного запоминающего регистра соединены со вторыми, третьими и т. д. соответственно входами схем «И 18-24 всех предыдущих (более приоритетных) разр дов. С единичных выходов триггеров 26-33 каждого разр да выходного запоминающего регистра в устройство управлени  выдаютс  по шинам 36-43 соответственно сигналы приоритета одного из каналов в данный момент времени. Одновременно по шине 34 с выхода схема «ИЛИ 55 в устройство управлени  выдаетс  сигнал о том, что необходимо прин ть за вку наиболее приоритетного канала на исполнение. Входы схемы «ИЛИ 35 соединены с единичными выходами триггеров 26-5с каждого разр да выходного запоминающего регистра. По шинам 44-51 из устройства управлени  поступают сигналы сброса триггера 10-17, 26-33 каждого разр да входного и выходного запоминающих регистров, свидетельствующие об окончании обслуживани  «За вки по каждому каналу, наиболее приоритетному в данный момент времени.

Устройство работает следующим образом.

Иосле включени  питани  все триггеры входного и выходного запоминающих регистров устанавливаютс  в исходное (нулевое) состо ние положительными сигналами по шине 9. После этого устройство готово к работе .

При поступлении положительных импульсных сигналов «За вок, например, от двух абонентов по шинам 5 и 5 триггеры 12 и 14 входного запоминающего регистра устанавливаютс  в единичное состо ние. Отрицательный сигнал с единичного выхода триггера 12 открывает по первому входу схему «И 20, по второму и третьему входу схема совпадени  20 открыта отрицательными сигналами с нулевых выходов триггеров 10 и // соответственно . По остальным п ти входам схема «И 20 открыта отрицательными сигналами с нулевых выходов триггеров 29-33 выходного запоминающего регистра. Положительный сигнал с нулевого выхода триггера 12 входного запоминающего регистра закрывает по четвертому входу схемы «И 21-25 менее приоритетных разр дов блокиру  выдачу отрицательного сигнала «За вки с единичного выхода триггера 14 входного запоминающего регистра на триггер 30 выходного запоминающего регистра. Положительный сигнал с

единственно открытой в данный момент времен  схемы «И 20 поступает на единичный вход триггера 28 выходного запоминающего регистра и переводит последний в единичное

5 состо ние.

Отрицательный сигнал с единичного выхода триггера 28 выходного запоминающего регистра поступает по шипе 38 в устройство управлени , свидетельству  о том, что по данному каналу пришла «За вка. Одновременно отрицательный сигнал с единичного выхода триггера 28 проходит схему «ИЛИ 35 и поступает по шине 34 в устройство управлени , свидетельству  о том, что необходимо

15 прин ть «За вку на обслуживание. В тот же самый момент времени положительный сигнал с нулевого выхода триггера 28 выходного запоминающего регистра дополнительно закрывает схемы «И 18 и 19.

0 По шине 46 после обслуживани  «За вки по данному каналу из устройства управлени  поступает положительный сигнал сброса триггеров 12 и 28. В результате с нулевого выхо ,да триггера 12 входного запоминающего регистра на схемы «И 21-25 приоритетных .разр дов поступает разрешающий отрицательный уровень. В результате открываетс  схема «И 22. При этом цикл работы устройства приоритета совместно с устройством 30 управлени , аналогичен предшествующему за исключеиием того, что теперь на исполнение устройством выдаетс  менее приоритетный сигнал по шине 40.

При приходе других сигналов работы устройства дл  определени  приоритетности сигналов и его взаимодействие с устройством управлени  аналогичны.

Предмет изобретени 

40 Устройство приоритета, содержащее входной и выходной триггерные запоминающие //-разр дные регистры, схемы «И и схему «ИЛИ, отличающеес  тем, что, с целью сокращени  оборудовани  и повышени  быстродействи , единичный выход триггера каждого ft-ro разр да входного запоминающего регистра соединен с первым входом схемы «И п-то разр да, а нулевой выход триггера каждого п-го разр да входного запоминающего регистра соединен с (п+1)-ми входами схем «И всех последующих (Л - п) разр дов , и (п+1)-е входы схем «И каждого п-го и всех предыдущих разр дов подключены к нулевому выходу триггера (п+1)-го

55 разр да выходного запоминающего регистра, единичный вход которого соединен с выходом схемы «И (п+1)-го разр да.