SU332498A1

SU332498A1 - MEMORIZE DEVICE ^ ei ^ -

Info

Publication number: SU332498A1
Application number: SU1415863A
Authority: SU
Original assignee: В. И. Корнейчук; Киевский ордена Ленина политехнический институт лети Великой Окт брьской социалистической революции

Description

Известно запоминающее устройство (ЗУ), содержащее адреспый накопитель, нодключенный через дешифратор « регистру адреса, ассоциативный накопитель, соединенный с шифратором , входной регистр, .подключенный « блоку управлени .A storage device (memory) is known, which contains an address storage device connected via the decoder to the address register, an associative storage device connected to the encoder, an input register connected to the control unit.

В известном ЗУ .возможна пормальпа работа адресного накопител ери отказе некоторого числа его чеек. Это достигаетс благодар резервным чейкам ассоциативного наколител , которые не используютс при отсутствии отказов, что приводит к уменьшению фактической емкости ЗУ.In a known memory device, the work of the address accumulator is possible for the failure of a certain number of its cells. This is achieved due to the backup cells of the associative drive, which are not used in the absence of failures, which leads to a decrease in the actual storage capacity.

Предлагаемое ЗУ отличаетс от известного тем, что оно содержит сумматор, первые входы которого соединены с входным регистром, вторые входы - с шифратором, а выходы подключены к регистру адреса, и блок сравне ни кодов, первые входы которого соединены с выходами сумматора, вторые -входы -с выходами регистра адреса, а выход подключен к блОКу управлени . Это позвол ет увеличить емкость ЗУ.The proposed storage device differs from the known one in that it contains an adder, the first inputs of which are connected to the input register, the second inputs are connected to an encoder, and the outputs are connected to the address register, and the unit does not compare codes, the first inputs of which are connected to the outputs of the adder, and the second inputs - with the outputs of the address register, and the output is connected to the control unit. This allows you to increase the storage capacity.

Сущность изобретени но сн етс чертежом , на котором изображена блок-схема -предложенного ЗУ.The invention is illustrated in the drawing, which shows a block diagram of the proposed memory.

выми входами 6 сумматора 7 и первыми входами 8 схем «ИЛИ Я вторые входы 10 которых св заны с Выходами 11 регистра 12 адреса . Выходы 13 схем «ИЛИ 9 соединены с ассоциативным накопителем 14, имеющим входы 15 записи. Ассоциативный накопитель 14 через дешифратор 16 подключен к счетчикуиндикатору 17, который содержит счетный вход 18 и выход 19 переносов со старшего разр да .the primary inputs 6 of the adder 7 and the first inputs 8 of the “OR I or the second inputs 10” of which are connected to the Outputs 11 of the register 12 of the address. The outputs of the 13 circuits "OR 9 are connected to an associative drive 14 having inputs 15 entries. Associative drive 14 through the decoder 16 is connected to the counter of the indicator 17, which contains the counting input 18 and the output 19 transfers from the highest bit.

Ассоциативный накопитель 14 через шифратор 20 соединен со вторыми входами 21 сумматора 7, имеющего выход 22 переноса со старшего разр да. Вы.ходы 23 сумматора 7 соединены с информационными входами 24 регистра 12 адреса и первым) входами 25 блока 26 сравнени кодов, вторые входы 27 которого подключены к выходам регистра 12 адреса , а выход 28 - ко входу и блока 4 управлени . Кроме того, выходы регистра 12 через дешифратор 29 адреса соединены с адресным накопителем 30, св занным с регистром 31 слова.Associative drive 14 through the encoder 20 is connected to the second inputs 21 of the adder 7, having an output of 22 transfer from the highest bit. The outputs 23 of the adder 7 are connected to the information inputs 24 of the address register 12 and the first) inputs 25 of the code comparison unit 26, the second inputs 27 of which are connected to the outputs of the address register 12, and output 28 to the input and control unit 4. In addition, the outputs of the register 12 through the address decoder 29 are connected to the address accumulator 30, associated with the register 31 words.

Запоминающее устройство работает следующим образом. С помощью контролирующих программ (тестов) или корректирующих кодов, или каким-либо другим способом определ ютс адреса отказавших чеек адресного накопител 30. Указанные адреса последовасоциатввного накопител 14, номера которых определ ютс ос состо нию счетчика-индикатора 17. При записи очередного адреса отказавшей чейки в ассоциативный накопитель 14 к содержимому счетчика 17 ло входу 18 прибавл етс единица. Таким образом, по счетчику 17 не только определ етс номер очередной свободной чейки ассоциативного накопител 14, но и фиксируетс число зан тых Ячеек. Переполнение накопител 14 фнксируетс по сигналу переноса на выходе 19 счетчика 17. После записи в ассоциативный иакопитель 14 адресов всех отказавших чеек адресного накопител 30 и отсутствии сигнала переноса на выходе 19 счетчика 17 запоминаюшее устройство готово к работе. На входы 2 регистра 1 поступает адрес чейки, к которой необходимо обратитьс , а на входы блока 4 управлени поступают сигналы кода операции и начала операции. Блок 4 управлени выдает необходимую последовательность управл юших сигналов,под воздействием которой адрес с регистра 1 поступает на сумматор 7 и наконитель 14. Из накопител 14 извлекаетс многозначный ответ по признаку «не больше, т. е. на его выходе возбуждено столько шин, сколько в нем записано чисел меньших или равных, чем число, наход щеес в регистре /. С помощью шифратора 20 количество возбужденных выходных шин накопител 14 преобразуетс в соответствующий числовой код. Указанный код ноступает на сумматор 7, где суммируетс с кодом, записанным в регистре /. Результат суммировани поступает с блок 26 сравнени кодов по первым входам 25, на вторые входы 27 которого поступает код с регистра 12 и, в случае отсутстви равенства кодов, записываетс в регистр 12 и через схемы 9 «ИЛИ поступает на вход ассоциативното накопител 14. Вновь извлеченный из накопител 14 многозначный ответ через шифратор 20 поступает на сумматор 7 и суммируетс с кодом, записанным s регистре /. Описанный процесс будет происходить до тех пор, пока результат очередного суммировани не совпадет с кодом в регистре 12. При наличии указанного совпадени в регистре ./2 будет находитьс исполнительный адрес, по которому (Происходит обращение к адресному накопителю 30. Перенолнение накопител 30 фиксируетс :по сигналу переноса на выходе22 сумматора 7. Предмет изобретени Запоминающее устройство, содержащее адресный накопитель, подключенный -через дешифратор к регистру адреса, ассоциативный накопитель, соединенный с шифратором, входной регистр, оодключенный к .блоку управлени , отличающеес тем, что, с целью увеличени емкости устройства, оно содержит сумматор , первые входы которого соединены с входным регистром, вторые входы -с шифратором , а выходы подключены к регистру адреса, и блок сравнени кодов, первые входы которого соединены с выходами сумматора, вторые входы -с выходами регистра адреса, а выход подключен к блоку управлени . The storage device operates as follows. With the help of monitoring programs (tests) or correction codes, or in any other way, the addresses of the failed cells of the address accumulator 30 are determined. These addresses of the sequence accumulator 14, whose numbers are determined by the state of the counter indicator 17. When recording the next address of the failed cell an associative drive 14 is added to the contents of the counter 17 at the input 18. Thus, the counter 17 not only determines the number of the next free cell of the associative accumulator 14, but also records the number of occupied Cells. Overflow of accumulator 14 is fixed by transfer signal at output 19 of counter 17. After 14 addresses of all failed cells of address accumulator 30 are written to associative drive 14 and the transfer signal at output 19 of counter 17 is missing, the memory device is ready for operation. The inputs of register 1 receive the address of the cell to which to access, and the inputs of the control unit 4 receive the signals of the operation code and the start of the operation. Control unit 4 generates the necessary sequence of control signals, under the influence of which the address from register 1 is fed to adder 7 and handpiece 14. Multiple-valued response is retrieved from accumulator 14 on the basis of "no more, i.e., as many buses are driven at its output it contains numbers smaller or equal than the number in the register /. Using the encoder 20, the number of excited output tires of the accumulator 14 is converted into a corresponding numeric code. The specified code does not arrive at adder 7, where it is summed with the code written in register /. The result of the sum comes from block 26 comparing the codes through the first inputs 25, the second inputs 27 of which receive the code from register 12 and, in the case of non-equality of codes, are written to register 12 and through circuit 9 "OR comes to the input associative drive 14. Newly extracted from accumulator 14, a multi-valued response through encoder 20 is fed to adder 7 and summed with the code written in s register /. The described process will occur until the result of the next summation coincides with the code in register 12. If there is a specified match, the register address ./2 will contain the executive address at which (addressing the address accumulator 30 occurs. The accumulator 30 refills: the transfer signal at the output 22 of the adder 7. The subject matter of the invention A memory device containing an address storage device, connected through the decoder to the address register, an associative storage device connected to the encoder, the input p A horn connected to a control unit, characterized in that, in order to increase the capacity of the device, it contains an adder, the first inputs of which are connected to the input register, the second inputs are connected to an encoder, and the outputs are connected to the address register, and the code comparison unit, the first the inputs of which are connected to the outputs of the adder, the second inputs are connected with the outputs of the address register, and the output is connected to the control unit.