SU1043742A1

SU1043742A1 - Two-level on-line storage

Info

Publication number: SU1043742A1
Application number: SU823450244A
Authority: SU
Inventors: Виктор Павлович Андреев; Анатолий Иванович Беляков
Original assignee: Предприятие П/Я А-3756
Priority date: 1982-06-11
Filing date: 1982-06-11
Publication date: 1983-09-23

Abstract

(.ДВУХУРОВНЕВОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители первого и второго уровней, входы синхронизации КОТОЕЯЛХ подклю- чены к выходам первого и второго блоков синхрониза о(ии соответственно, регистр адреса, блок анализа обращений к пам ти, группу регистров адреса , блок управлени и первую группу элементов И, причем числовые входы и выходы йакопител второго уровн соединены соответственно с выходами первого регистра числа и с одними из входов второго регистра числа, а адресные входы - с выходами регистра адреса, первый выход первого блока синхронизации подключен к первому . управл ющему входу второго регистра числа, а второй выход, первый и второй входы соответственно соединены с первьм входом, о nepBwi и с вторым выходами блока управлени , входы и управл ющий вход первого регистра числа, управл ющий вход и входы регистра адреса и выходы второго регистра числа вл ютс соответственно информационными входами, первым и вторым входами записи, одними из адресных входов и информационными выходами устройства, отличающеес тем, что, с целью повышени надежности путем дублировани . страниц пам ти в накопител х первого и второго уровней и повыиени быстродействи устройства, в него введены группы сумматоров по модулю два, ком мутатор , формирователь управл ющих | сигналов, регистр меток неисправных страниц и блок контрол по. четности, . причем одни из входов коммутатора соединены соответственно-с выходами первого и второго регистров числа, числовые выходы подключены к числовым входам накопител первого уровн , а выходы контрольных разр дов - к первым входам сумматоров по модулю два первой группы, выходы которых соединены с входами контрольных разр дов накопител первого уровн , выходы сумматоров по модулю два второй группы подключены к одним из .входов блока контрол по четности, а первые входы - к выходам контрольных разр дов накопител первого уровн , вторые (Л входы сумматорбв по модулю два групп соединены с одними из выходов формировател управл ющих си гнал о в, другие выходы которого и выходы регистра меток неисправных страниц подключены соответственно к одним из входов бло; ка внвлиза обращений к пам ти,другие входы Которого соединены соответственно с выходами элементов И пер вой группы и одними из входов фор:о 1 мировател управл ющих сигналов, другие входы которого подключены к одним из выходов блока анализа обращений к пам ти, первый управю л ющий выход которого подкл.ючен к второму входу блока управлени , тре . тий и четрертый выходы и третий вход которого соединены соответственно с входами и с первым выходом первого блока синхронизации, а п тый выход подключен к другому входу кок утатора, другие входы блока контрол по четности соединены соответственно с вторым выходом первого блока синхронизации и с числовыми выходами накопител первого уровн и другими входами второго регистра .числа, второй управл ющий вход которого и третий вход второго блока(.Two-level operational storage device containing first and second level accumulators, synchronization inputs which are connected to the outputs of the first and second synchronization blocks o (and, respectively, address register, address analysis block, address registers, control unit and first a group of elements And, moreover, the numerical inputs and outputs of the second-level memory accumulator are connected respectively to the outputs of the first register of the number and one of the inputs of the second register of the number, and the address inputs to the outputs of the address register a, the first output of the first synchronization unit is connected to the first control input of the second number register, and the second output, the first and second inputs are respectively connected to the first input, about nepBwi and to the second output of the control unit, inputs and control input of the first number register, The control input and the inputs of the address register and the outputs of the second number register are respectively information inputs, first and second write inputs, one of the address inputs and information output of the device, characterized in that reliability by duplication. memory pages in the accumulators of the first and second levels and speeding up the device, modulo two adders are entered into it, the switch, the control driver | signals, the register of labels of faulty pages and the control unit. parity,. one of the inputs of the switch is connected respectively to the outputs of the first and second number registers, numerical outputs are connected to the first-level digital accumulator inputs, and the outputs of the check bits are the first two modulators of the first group, the outputs of which are connected to the inputs of the control bits the accumulator of the first level, the outputs of modulators modulo two second groups are connected to one of the inputs of the parity check block, and the first inputs - to the outputs of the check bits of the storage accumulator of the first level, the second ( The totalizer inputs of the modulo two groups are connected to one of the outputs of the driver control signals, the other outputs of which and the outputs of the register of the labels of the faulty pages are connected respectively to one of the inputs of the memory block, the other inputs of which are connected respectively to the outputs of the elements of the first group and one of the fore inputs: about 1 world of control signals, the other inputs of which are connected to one of the outputs of the memory access analysis block, the first control output of which is connected to the watches control input of the control unit the third and fourth outputs and the third input of which are connected respectively to the inputs and to the first output of the first synchronization unit, and the fifth output is connected to another input of the controller, the other inputs of the parity control unit are connected respectively to the second output of the first synchronization unit and to the digital outputs of the accumulator first level and other inputs of the second register number, the second control input of which and the third input of the second block

Description

синхронизации подключены к первому выходу блока контрол по четности, второй выход которого соединен с четвертым входом блока управлени , п тый вход которого подключен к управл ющему выходу формировател управл ющих сигнсшов, одни из адресных входов накопител первого уровн соединены с выходами младших разр дов регистра гщреса, а другие адресные входы подключены к выходам элементов И первой группы, первые входы которых соединены с выходами старших разр дов регистра адреса и первыми входами регистров адреса группы, выходы которых подключены к вторым входам элементов И первой группы, вторые входы регистров адреса группы вл ютс .другими адресными входами устройства, а третьи и четвертые входы соединены с другими выходами блока анализа обращений к пам ти, первый и второй управл ющие входы которого подключены соответственно к второму выходу блока управлени и к второму выходу второго блока синхронизации, а третий управл ющий вход вл етс третьим входом записи устройства, четвертым входом записи и входами блокировки которого вл ютс входы регистра меток неисправных страниц пам ти, управл ющий вход формировател управл ющих сигналов вл етс установочным входом устройства, управл ющими входами и выходом которого вл ютс соответственно входы с шестого по дев тый и шестой выход блока управлени .synchronization is connected to the first output of the parity check unit, the second output of which is connected to the fourth input of the control unit, the fifth input of which is connected to the control output of the control signaling generator, one of the address inputs of the first level accumulator is connected to the lower-level outputs of the register, and other address inputs are connected to the outputs of elements AND of the first group, the first inputs of which are connected to the outputs of the higher bits of the address register and the first inputs of the group address registers, the outputs of which connected to the second inputs of elements AND of the first group, the second inputs of the group address registers are other address inputs of the device, and the third and fourth inputs are connected to other outputs of the memory access analysis block, the first and second control inputs of which are connected respectively to the second output the control unit and to the second output of the second synchronization unit, and the third control input is the third recording input of the device, the fourth recording input and the locking inputs of which are the inputs of the register of the labels memory reference pages, the control input of the control signal generator is the installation input of the device, the control inputs and output of which are respectively the sixth through ninth and sixth output of the control unit.

2. Устройство ПОП.1, отличающеес тем, что блок анализа обращений к пам ти содержит счетчики сигналов, группы элементов И со второй по п тую, группы элементов ИЛИ, группу элементов НЕ, элементы И-НЕ, элемент ИЛИ и элемент НЕ, причем первые входы элементов И четвертой и п той групп и вторые входы элементов И п тор группы вл ютс одними из входов блока, другими входами которого вл ютс вход элемента ИЛИ и первые входы элементов И третьей группы, первые входы элементов И втор9й группы и вторые входы элементов и третьей группы объединены и вл ютс первым управл ющим входом блока, вторым и третьим управл ющими входами которого вл ютс соответственно объединенные третьи входы элементов И п той группы и объединенные вторые входы элементов И четвертой группы, выход элемента ИЛИ вл етс управл ющим выходом блока и подключен к входу элемента И-НЕ, выход которого соединен с вторыми входами элементов И второй группы , выход каждого из которых подключен К входу вычитани соответствующего счетчика сигналов, BXOJEI сложени которого соединен с выходом соответствующего из элементов И третьей группы, а выход - с входами соответствующих элемента ИЛИ первой группы и элемента И-НЕ группы, выход которого подключен к третьему входу соответствующего элемента И третьей группы, четвертый вход каждого из элементов И п той группы соединен с выходом соответствующего элемента НЕ группы, вход которого подключен к выходу соответствующего элемента ИЛИ первой .группы и третьему входу соответствующего элемента И второй группы, выход первого из элемен-тов ИЛИ первой группы соединен с п тыми входами элементов И п той группы, кроме первого, выход каждого М -го (гдеИ - число элементов ИЛИ в первой группе) последующего из элементов ИЛИ первой группы, 1{роме последнего , подключен к(и +4)-му входу П +.1}го элемента И п той -группы, первые входы элементов И четвертой и п той групп соответственно объединены, а выходы подключены соответственно к первому и к второму входам элементов ИЛИ второй группы, выходы которых соединены с входами установки в 1 соответствуквдих счетчиков сигналов , выходы последних из элементов И четвертой и п той групп и выходы элементов ИЛИ второй группы вл йтс выходами блока.2. Device POP.1, characterized in that the block of analysis of memory access contains counters of signals, groups of elements AND from the second five, group of elements OR, group of elements NOT, elements NAND, element OR and element NOT, and The first inputs of the elements of the fourth and fifth groups and the second inputs of the elements and the first group are one of the inputs of the block, the other inputs of which are the input of the element OR and the first inputs of the elements of the third group, the first inputs of the elements of the second group and the second inputs of the elements and the third group combined and ow The first control input of the block, the second and third control inputs of which are respectively the combined third inputs of the elements of the fifth group and the combined second inputs of the elements of the fourth group, the output of the OR element is the control output of the block and NO, the output of which is connected to the second inputs of elements AND of the second group, the output of each of which is connected To the subtraction input of the corresponding signal counter, the BXOJEI of which is connected to the output of the corresponding element And the third group, and the output - with the inputs of the corresponding element OR of the first group and the element AND-NOT group, the output of which is connected to the third input of the corresponding element AND of the third group, the fourth input of each of the elements And the fifth group is connected to the output of the corresponding element NOT group whose input is connected to the output of the corresponding element OR of the first .group and the third input of the corresponding element AND of the second group, the output of the first of the elements OR of the first group is connected to the fifth inputs of the elements of the And fifth group, the edge first, the output of each Mth (where AND is the number of OR elements in the first group), the next of the OR elements of the first group, 1 {the last one, is connected to (and +4) th input P +.1} of the element And the fifth the groups, the first inputs of the elements of the fourth and fifth groups, respectively, are combined, and the outputs are connected respectively to the first and second inputs of the OR elements of the second group, the outputs of which are connected to the installation inputs of 1 corresponding signal counters, the outputs of the last of the fourth and fifth elements groups and outputs of elements OR of the second group power unit outputs.

1one

Изобретение относитс к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств вычислительных машин.The invention relates to computing and can be used in the construction of operative storage devices of computers.

Известно двухуровневое оперативное запоминающее устройство, содержащее блоки пам ти первого и второго уровн , блок дескрипторных регистровA two-level random access memory is known, containing first and second level memory blocks, a block of descriptor registers.

описывающих соотнсилени между наборами чеек (страниц) пам ти первого и второго уровней, блок управлени замещением страниц пам ти первого уровн l .Describing correlations between the sets of cells (pages) of the memory of the first and second levels, the control unit for replacing the pages of the memory of the first level l.

Недостатками этого устройства вл ютс низкие быстродействие и надежность . Наиболее близким по технической сущности к изобретению вл етс двух уровневое оперативное запоминающее устройство, содержащее блоки пам ти первого и второго уровн , регистр адреса, входной и выходной регистры числа, блок дескрипторны: регистров адресов страниц пам ти,.блок схем совпа дени адресов страниц пам ти,блок заме щени страниц пам ти, блок управлени устройством, числовые входы блока пам ти второго уровн подключены к выходам входного регистра чис ла, числовые выходы - к первым входам выходного регистра числа, адресные входы - к выходам регистра адреса , первый управл ющий выход - к пер вому входу записи выходного регистра чис;га, второй управл кидий выход, первый и второй управл гадие входы соответственно - к первому входу, первому и второму выходам блока управлени устройством, числовые входы и вход записи входного регистра числа , числовой выход выходного регистра числа, адресные входы и -вход записи регистра адреса подключены к соответствующим входам и выходам устройства 21 . Недостатками известного устройства вл ютс низка надёжность вследствие того, что дл коррекции ошибок в словах не используютс возможности св занные с дублированием страниц па м ти в блоках пам ти первого и второ го уровн , и снижение быстродействи из-за необходимости прерывани вычислительного процесса на врем пере дачи страницы пам ти в блок пам ти первого уровн , так как при обраще-г НИИ к слову, не имеющемус в блоке пам ти первого уровн , производитс перезапись всей страницы пам ти, в которую входит данное слово, из блока пам ти второго уровн в блок пам ти первого уровн в соответствии с алгоритмом, расбчитанным на ситуаг цию, когда перезапись страниц происходит сравнительио редко. Целью изобретени вл етс повыиение надежности устройства за счет дублировани страниц пам ти в накопител х первого и второго уровней и повышеиие быстродействи устройства Поставленна цель достигаетс тем что в двухуровневое оперативное запоминающее устройство, содержащее накопители первого и второго уровней , входы синхронизации которых под ключены к выходам первого и второго блоков синхронизации соответственно, регистр адреса, блок анализа обргицений к пам ти, группу регистров адреса , блок управлени и первую rpyrtny элементов И, причем числовые входы и выходы накопител второго уровн соединены соответственно с выходами первого регистра числа и с одними из вхЗДов второго регистра числа, а адресные входы - с выход ми регистре адреса, первый выход первого блока синхронизации подключен к первому управл ющему входу второго регистра числа, а второй выхой, первый и второй входы соответственно соединены с первым входом, с первым и с вторым выходами блока управлени , входы и управл ющий вход первого регистра числа, управл юший вход и входы регистра адреса и выходы второго регистра числа вл ютс соответственно информационными входами, первым и вто- рым входами записи, одними из адресных входов и информационными выходами устройства, введены группы сумматоров по модулю два, коммутатор,.формирователь управл ющих сигналов, регистр неисправных страниц и блок контрол по четности, причем одни из входов коммутатора соединены соответственно с выходами первого и второго регистров числа, числовые выходы подключены к числовым входам накопител первого уровн , а выходы контрольных разр дов - к первым входам сумматоров по модулю два первой группы, выходы KoTopfcJx соединены со входами контрольных разр дов накопител первого уровн , выходы сумматоров по модулю два второй группы подключены к одним из входов блока контрол по четности, а первые входа - к выходам контрольных разр дов накопител первого уровн , вторые входы сумматоров по модулю два групп соединены с одними из выходов формировател управл ющих сигналов, другие выходы .которого и выходы-регистра; меток неисправных страниц подключены соответственно к одним из входов блока анализа обращений к пам ти, другие входы которого соединены соответственно с выходами элементов И первой группы и одними из входов формировател управл ю- . щих сигналов, другие входы которого подключены к одним из выходов блока анализа обращений к пам ти, первый управл ющий выход которого подключен к второму входу блока управлени , третий и четвертый выходы и третий вход которого соединены соответственно со входами и с первым выходом первого влока синхронизации, а п тый выход подключен к другому входу коммутатора, другие входы блока кйнтрол по четности соединены соответственно с вторым выходом первого блока синхронизации и с числовыми выходами накопител первого уровн и другими входами второго регистра числа , второй управл ющий вход которого и третий вход второго блока синхро низации подключены к первому выходу блока, контрол по четности, второйвыход которого соединен с четвертым входом блока управлени , п тый вход которого подключен к управл ющему выходу формировател управл ющих сигналов, одни из адресных входов накопител первого уровн соединены с выходами младших разр дов регистра адреса, а другие адресные входы к выходам элементов И первой группы первые входы которых соединены с вы ходами старших разр дов регистра ад реса и первыми входами регистров сщреса группы, выходы которых подключены к вторым входам элементов И первой группы, вторые входы регистров адреса группы вл ютс другигли адресными входами устройства, а третьи и четвертые входы соединены с другими выходами блока анализа обращений к пам ти, первый и второй управл ющие входы которого подключены соответственно к второму выходу блок управлени и к второму выходу второг блока синхронизации, а третий управл ющий вход вл етс третьим входом записи устройства, четверТ1дм входом записи и входами блокировйИ которого вл ютс входы регистра меток неисправных страниц пам ти, управл кхний вход формировател управл ющих сигналов вл етс установочным входом устройства, управл ющими входсии1й и выходом которого вл ютс ; соответственно входы с шестого по дев тый и шестой Выход блока управлени . . При этом блок анализа обращений к пам ти содержит счетчики сигналов , группы элементов И ей второй по п тую, группы элементов ИЛИ, груп пу элементов НЕ, элементы И-НЕ, элемент ИЛИ и элемент НЕ, причем первые вхрдаг элементов И четвёртой и п той групп и вторые входы элементов И п той группы вл ютс одними из .входов блока, другими входами которого вл ютс вход элемента ИЛИ и первые вход элементов И третьей, группы, первые входы элементов И второй группы и вторые входы элементов И третьей группы, объединены и вл ютс первым управл ющим входом блока, вторым и Третьим управл юшшлн входами которог щлгскпс соответственно объединенные третьи ВХОЩ1 элемейтов И п той группы и объединенные вторые входы элементов И четвертой группы, выход эле мента ИЛИ вл етс управл ющем выходом блока и подключен к входу элем0 та И-НЕ, выход которого соединен с вторыми входами элементов И второй группы, выход каждого из котсфых пЬ в хлю1чен к входу вычитани соответ стлуЮщего счетчика сигналов, вход сложени которого соединен с выходом соответствующего из элементов И тре-j тьей группы, а дыход - с входами соч отввтствующих элемента ИЛИ первой группы и элемента И-НЕ группы, выход которого подключен к третьему входу соответствующего элемента И третьей группы, четвертый вход .каждого из элементов и п той группы соединен С выходом соответствующего элемента НЕ группы, вход которого подключен к выходу соответствующего элемента ИЛИ первой группы и третьему входу соответствующего элемента И второй группы, выход первого из элементов ИЛИ первой группы соединены с п тыми входами элементов И п той группы, кроме первого, выход каждого И -го (где и - число элементов ИЛИ в первой группе) последующего из элементов ИЛИ первой группы, кроме последнего, подключен к ( и +4)-му входу(|1 1)--го элемен.та И п той группы, первые входы элементов И четвертой и п той грурп соответственно объединены, а выходы подключены соответственно к первойУ и к второму входам элементов ИЛИ второй группы, выходы которых среди нены с входами установки в единицу соответствующих счетчиков сигналов/ выходы последних из элементов И четвертой и п той групп и выходы элементов ИЛИ второй группы вл ютс выходами блока;. 1На фиг.1 изобр ажена функциональна схема предлагаемого устройства , на фиг. 2 -4 - соответственна функциональные схемы блока анализа обращений к пг1м ти, первой и .второй групп сумматоров по модулю два и . блока управлени . Предлагаемое устройство содержит накопитель 1 пёрвЪго уровн , регистр 2адреса, периеый 3 и второй 4 регнст ры 4исла, первый блок 5 син ронизг1- I ции, первую ГРУППУ элементов И б группу 7 .регистров адреса, кокмутатор 8 первуюи вторую группы 9 сулиаторов по модулю два, бЛок 10 контрол по четности, фор1№рователь 11 уп равл ющих сигналов, блок 12 анализа обращений К пам .ти, регистр 13 меток неисгтравных страниц, блок 14 управлени , накопитель 15 второго уровн и второй блок 16 синхронизации На фиг.1 обозначены первый 17;и второй 18входы записи, адресные входов 19и 20 устррйстваг.УАравЛ кхцие входы и выход 25 11УетИй 26 и четвертый 27 входы записи, информационные вход 28 и выход 29, вход 30 блокировки и установочньй ; вход 31 устройства, первый.32 и второй 33 управл шцие входы второго рё1Ч1стра числ; те жоды 34 Младших регистра адреса , определ ющие адрес слова страницы пам ти, выходы 35 старших разр дов регистра адреса, ойред ёл кпще странг-щу пгш ти, информационные выходы 36, ък-у ходы 37 контрольных разр дов, информационные входы 38 и Входы 39 KOHT- J рольных разр дов йакопитеЛ первого/ уровн , выходы с первого по п тый / . 40-44 и входы с первого по п тый 4549 блока управлени . Блок аналиаа обращений к пам ти содержит фиг.2) счетчики ) сигналов где ТЛ - число страниц пам т в накопителе первого уровн , вторую 51,- 51, третью 52, четвертую. 53 -53г и п тую 544 -54,11 группы элементов И, первую 554 -- 55(п, вторую Seii 5бm группы элементов ИЛИ, групп элементов НЕ 57 - 57|ц, элементы И-НЕ , элемент ИЛИ 59 и элемент НЕ 60. ,На фиг.1 и 2 обозначены входы ei-GS и выходы 64-66 блока анализа обра{ ений к пам ти. На фиг.Зпоказашл перва 67 и втора 68 группы сумматоров по модул Два дл случа , напршлер, четьфех контрольных разр дов в накопителе пе вого уровн . На фиг.1 и 3 обозначены первые 69 и вторые 70 входы суммато ров по модулю два первой группы и вы ходы 71 сумматоров по модулю два вто рой группы. Блок управлени содержит (фиг.4 элементы ШИ 72/73, элегюнты И 74 75, триггеры 76 и .77, элементы 78 и 79 задержки, элементы НЕ 80 и 81 и элемент ЗИ-ИЛИ 82. Устройство работает следующим аб-( разом. При обращении к устройству на ды 24 и 21 (фиг.1) блока 14 поступают соответственно сигналы Пуск- -и Операци 1 (единичное значеМ1«е соо ветствует операции записи, нулевое ч считывани , в регистр 2 записываетс адрес обращени , в регистр 3 в случае операций, записи) - записываемое число. Сигналы Пуск 1, i Операци ; 1 через выходы 41 и 40 блока 14 поступают через блок 16 на входы синхронизации накопител 16, производ т запуск блока 16, формирующего сигналы управлени накопителем 15 li Код старших разр дов ал реса, определ ющих страницу пам ти, с выходов 35 регистра 2 поступает на первые входы элементов И 6. В случае Обращени к странице пам ти, продублированной в накопителе 1, на одном из выходов элементов И 6 возникает единичный сигнал совпадени с1Дреса данной страницы с одним из адресов, зафиксированных в регистрах 7. Единичный сигнгш с одного из выходов элементов И 6 поступает на соответствующий адресный вход накопнтел 1, одни из входов формировател 11 и входы 61,-блока 12, с выхода 41 которого проходит на второй вход блока 14, где он ра;зрешает прохождение сигнгша Пуск 1 на выход 42 блока 5,на выход 43 которого поступает сигнал Операци Производитс запуск блока 5, формиpynutero сигналы управлени накопителем 1. При выполнении опергщии считывани число с выходов 36 накопител 1 поступает на входы регистра 4 и на выходы 36 блока 10, причем контрольные разр ды числа прег образуютс по определенному закону сумматорами 9. Сигнало1.с выхода блока 5 производитс опрос блока 10. В случае отсутстви ошибок в считан|ном слове сигналом с выхода 33 бЛока }10, поступающим на вхрд блока 16 и 1на вход 33 регистра 4, производитс сброс и запись числа из накопител 15в регистр 4. Сигнал О0 служено 1 с входа 47 блока 5 поступает на третий вход блока 14 и далее выдаетс на выход 25 устройства, прн этом триг гер 76 находитс в нулевом состо нии, на выходе элемента НЕ 81 присутствует единичный сигнал. При обнаружении ошибок в считанном слове сигнале с входа 48 блокг1 10 производитс установка триггера 76 в единичное состо ние, запрещающее выдачу сигнала Обслужено 1 на выход 25. По окончании операции считывани из накопител 15 сигналом с входа 32 блока 16 производитс запись считанного .слова в регистр 4. Сигнал Оболуже- . но 2 поступает с входа 45 блока 16через первый.вход блока 14 ;элемент И 74, элемент ИЛИ 72, на выход 42и вход блока 5 и производит запуск его. Этот же сигнал через элемент И 74 блока 14 производит установку в единичное состо ние триггера 77 и через э.лемент задержки 78 в нулевое состо ние триггера 76. Единичный сигнал с выхода триггера 77 поступает на выход 44 ксммутатора 8 и ; разрешает прохождение числа, считан- i ного из накопител 15,на входы 38 накопител 1, причем контрольные разр ды числа преобразуютс по определенному закону cs iaTopaMH 9,у Этот же сигнал поступает на выход 43блока 5. Таким образом, число, считанное из накопител 15, записы- , ваетс в накопитель 1. По окончании операции записи сигнал Обслужено 1 из блока 14 выдаетс на выход 25, одновременно устанавливает в нулевое состо ние триггер 77. В случае обраЧ, деНи к устройству с операцией зариси в страницу пам ти, продублированную в накопителе 1, операци вы- f полн етс в обоих накопител х 1 и Записываемое число на входы 38 наког пител 1 поступает с выходов регистра 3 через коммутатор 8, при этом также производитс преобразование его контрольных разр дов в суммато pax 9. По окончании операции записи в накопителе 15 сигнал Обслужено 2 выдаетс на выход 25 устройства. Если обращение к устройству произво- : дитс в страницу пам ти, не продублированную в накопителе 1, то операци , производитс только в накопителе 1 И по ее окончании на выход 25 выдае . с сигнал Обслужено 2, В устройстве предусмотрена возможность автоматической замены стра ниц пам ти в накопителе 1 на основе статистических данных о текущей час тоте их использовани , Заменой стра ниц пам ти управл ет блок 12. Рассм рим процесс замещени страниц пам ти . Пусть П; - статистический призна i-ft страницы пам ти накопител Г (где i l,2,...m и hi - число страни пам ти в накопителе 1, kj - код управлени преобразованием контроль ных разр дов числа при обращении к данной странице пам ти. Каждой странице пам ти в блоке 12 соответствует один из счетчиков 50щ (фиг.2) статистического признака данной страницы. При обращении к А -и странице пам ти единичный сигнал с соответствующего выход элементов И 6 через вход 61 блока 12 поступает на первый вход соответ ствующего элемента И 52 и разрешае прохождение сигнала Пуск 1 с выхо да 41 на вход Сложение счетчика 50; , в котором производитс лодиф каци статистического признакаП П;4К Если признак rij имеет максимально значение, т.е. соответствующий счет чик 50 находитс в единичном состо НИИ , то на трет.ий вход соответствую щего элемента И 52 с выхода элемент И-НЕ 58 поступает нулевой потенциал и модификаци не производитс . При обращении к странице пам ти не содержащейс в накопителе 1, на входе 61 блока 12 будут присутствовать только нулевые сигналы. Вследст вие этого на вторые входы всех элементов И 51 -51тс выхода элемента НЕ 60 поступает единичнйй сигнал, который разрешает прохождение сигнала Пуск 1 на входы Вычитание счетчиков 50,-50fn, в которых производитс модификаци статистических признаковП4.. При этом если какой-либо из признаков П 0, т.е. соответствующий из. счетчиков 50 находитс в нулевом состо нии, то на первый вход элемента И 51J с выхода элемента ИЛИ 55 поступает нулевой сигнал и модификаци признакаП, не. производитс . Таким образом, нулевое значение .статистического признака свидетельствует о том, что часгота обращений к этой странице пам ти стала меньше допустимой, следовательно , эту страницу пам ти необходимо заменить. Единичный сигнал с выхода соответствующего элемента НЕ 57 поступает на четвертый вход элемента и 54 и разрешает прохожде-. ние сигнала .Обслужено 2 со входа 45 блока 12 через элемент и 54 и выход 65 на загтиси регистров 7. При этом в соответствующий регистр 7 производитс запись адреса страницы последнего обращени , поступающего с выходов 35 регистра 2, Сигнал с выхода элемента И 54 через элемент ИЛИ 56 поступает на вход Установка 1 счетчика 50 и устанавливает максимальное значение статистического признака. Этот же сигнал через выходы 66 блока 12 поступает на вход формировател 11 (фиг.1, в котором производитс модификаци кода управлени преобразованием i контрольных разр дов К, ; ( +1. В дальнейшем при обращении к этой странице пам ти единичный сигнал с выхода соответствующего из элементов И 6 поступает на вход формировател 11 и разрешает прохождение кода У. с выхода формировател 11 на вход 70 сумматоров 9. Максимально возможное число значений кода управлени равно 2, где Е - число контрольных разр дов в накопителе 1. Рассмотрим преобразование контрольных разр дов в сумматорах 9 дл случа четырех контрольных разр дов. Например, в накопител х 1 и 15 хран тс тридцатишестиразр дные числа с контрольным разр дом четности в каждом байте. Пусть, например, на управл ющий вход 70 сумматоров 9 поступает код управлени 1100. В этом случае первый и второй контрольные разр ды чисел, записываемых в накопитель 1 и считываемых из него, будут инвертироватьс в сумматорах 9, Единичное значение кода управлени К; тахдвидешельствует о том, что дальнейша смена i -ой страницы пам ти накопител 1 без предварительного ее обнулени запрещена , так как при этом возможно на- , хождение в данной странице чисел, принадлежащих разным страницам пам ти накопител 1, но с контрольными разр дами, преобразованными по одному и тому же закону. Дл этого нулевой сигнал с выхода формировател 11 поступает на вход 62 блока 12, на второй вход соответствующего элемента И 54 и запрещает замену этой страницы пам ти. Если кодХ П)ахдл всех страниц пам ти, то дл дальнейшей работы устройства с накопителем 1 необходимо произвести его обнуление, т.е. по всем адре- . сам занести числа, контрольные разр ды которых преобразованы в соответствии с кодом управлени . В этом случае с выхода формировател 11 в систему выдаетс сигнал обнулени накопител 1. Таким образом, записб адреса новой страницы пам ти в регистр 7 возможна при нулевом значении статистического признака и немаксимальном значении кода управлени . Однако может оказатьс , что несколькоThe disadvantages of this device are low speed and reliability. The closest in technical essence to the invention is a two-level random access memory containing first and second level memory blocks, an address register, input and output number registers, a descriptor block: memory address registers ,. a block of matching schemes for the addresses of the memory pages, a block for replacing the memory pages, a device control unit, numeric inputs of the second level memory block are connected to the outputs of the input number register, numerical outputs to the first inputs of the output number register, address inputs to the outputs the address register, the first control output to the first input of the output register of the numbers; ha, the second control input, the first and second control inputs, respectively, to the first input, the first and second outputs of the device control unit, numeric inputs s and input register record entry numbers, the numerical output of the output register numbers, and the address inputs of the address register recording -Log connected to respective inputs and outputs of the device 21. The disadvantages of the known device are low reliability due to the fact that for correcting errors in words, the possibilities associated with duplicating pages in memory of the first and second level memory blocks are not used, and the speed is reduced due to the need to interrupt the computational process for a while giving the memory page to the first level memory block, since when the SRI is addressed to a word that is not in the first level memory block, the entire memory page containing this word is overwritten from the memory block The second level is stored in the first level memory block in accordance with the algorithm calculated for the situation when page rewriting is relatively rare. The aim of the invention is to improve device reliability by duplicating memory pages in first and second level accumulators and improving device speed. The goal is achieved by the fact that two-level random-access memory containing first and second level accumulators, the synchronization inputs of which are connected to the outputs of the first and the second synchronization blocks, respectively, the address register, the memory analysis block, the address register group, the control block and the first rpyrtny elements And, the numerical inputs and outputs of the second level accumulator are connected respectively to the outputs of the first register of the number and one of the inputs of the second register of the number, and the address inputs to the outputs of the address register, the first output of the first synchronization unit is connected to the first control input of the second register of the number , and the second output, first and second inputs are respectively connected to the first input, the first and second outputs of the control unit, the inputs and the control input of the first number register, the control input and inputs of the address register and the outputs of watts The first number registers are respectively the information inputs, the first and second recording inputs, one of the address inputs and information outputs of the device, modulo-two adders, a switch, are entered. the driver of control signals, the register of faulty pages and the parity check block, with one of the switch inputs connected to the outputs of the first and second number registers respectively, numeric outputs connected to the first-level digital inputs of the accumulator, and the outputs of the check bits to the first inputs of totalizers module two of the first group, the outputs KoTopfcJx are connected to the inputs of the control bits of the first level accumulator, the outputs of modulo-two adders of the second group are connected to one of the inputs of the control unit NOSTA, and the first input - to the outputs of the control bits of the accumulator of the first layer, the second inputs of adders modulo two groups are connected to one of the shaper outputs control signals, the other outputs. whose output registers; labels of faulty pages are connected respectively to one of the inputs of the memory access analysis block, the other inputs of which are connected respectively to the outputs of elements AND of the first group and one of the inputs of the driver control unit. signals, the other inputs of which are connected to one of the outputs of the memory access analysis block, the first control output of which is connected to the second input of the control unit, the third and fourth outputs and the third input of which are connected respectively to the inputs and the first output of the first synchronization block, and the fifth output is connected to another input of the switch, the other inputs of the parity parity block are connected respectively to the second output of the first synchronization unit and to the digital outputs of the first level accumulator and others The second number register, the second control input of which and the third input of the second synchronization unit are connected to the first output of the unit, parity, the second output of which is connected to the fourth input of the control unit, the fifth input of which is connected to the control output of the driver of control signals, one of the address inputs of the first-level accumulator is connected to the outputs of the lower bits of the address register, and the other address inputs to the outputs of elements AND of the first group are the first inputs of which are connected to the outputs of the higher-order ones s of the address register and the first inputs of the group register registers, the outputs of which are connected to the second inputs of the AND elements of the first group, the second inputs of the group address registers are the other or other address inputs of the device, and the third and fourth inputs are connected to other outputs of the memory access analysis block, The first and second control inputs of which are connected respectively to the second output of the control unit and to the second output of the second synchronization block, and the third control input is the third recording input of the device, Quad1 dm course of recording and blokirovyI inputs which are input register marks pages defective memory khny control input of the control signal is input adjusting device vhodsii1y the gate and the output of which are; respectively, the inputs from the sixth to the ninth and sixth output of the control unit. . In this case, the block of analysis of memory accesses contains counters of signals, a group of elements AND the second one for it, a group of elements OR, a group of elements NOT, elements AND-NOT, an element OR and an element NOT, with the first elements of AND four and five The groups and second inputs of elements of And the fifth group are one of. the inputs of the block, the other inputs of which are the input of the OR element and the first input of the AND elements of the third group, the first inputs of the AND elements of the second group and the second inputs of the AND elements of the third group are combined and are the first control input of the block, the second and the Third control inputs which, respectively, the combined third HF1 of the elements of the fifth group and the combined second inputs of the elements of the fourth group, the output of the OR element is the control output of the block and connected to the input of the NAND element whose output is connected the second inputs of elements AND of the second group, the output of each of the coils in the connection to the input of the subtraction of the corresponding signal counter, the addition input of which is connected to the output of the corresponding of the elements of the third group and the respirator with the inputs of the corresponding element OR of the first group and element of the NAND group, the output of which is connected to the third input of the corresponding element AND the third group, the fourth input. each of the elements and the fifth group is connected With the output of the corresponding element of the NOT group whose input is connected to the output of the corresponding element OR of the first group and the third input of the corresponding element AND of the second group, the output of the first of the OR elements of the first group is connected to the fifth inputs of the elements And the fifth group, except the first, the output of each AND -th (where and is the number of OR elements in the first group) of the next OR element of the first group, except the last, is connected to (and +4) th input (| 1 1) -th element . This AND the fifth group, the first inputs of the AND elements of the fourth and the fifth group, respectively, are combined, and the outputs are connected respectively to the first and to the second inputs of the OR elements of the second group, the outputs of which are not included with the installation inputs of the corresponding signal counters / outputs of the last elements Both the fourth and fifth groups and the outputs of the OR elements of the second group are the outputs of the block ;. 1 FIG. 1 depicts a functional diagram of the proposed device, FIG. 2-4 - corresponding functional diagrams of the block of analysis of appeals to PGI, first and. the second group of adders modulo two and. control unit. The proposed device contains a storage device of the first level, a 2-address register, a 3-second and 4-second 4 registrars 4, the first block 5 of the syn- thecontrol, the first GROUP of elements And b group 7. address registers, cocmutator 8 of the first and second group 9 modulators modulo two, block 10 parity check, factor 11, control signals, block 12, analysis of accesses to the mem. TI, unlabeled page mark register 13, control block 14, second level accumulator 15 and second synchronization block 16. In FIG. 1 indicates the first 17; and the second 18 input entries, the address inputs 19 and 20 of the device. UaravL khtsiye inputs and output 25 11THEUTH 26 and fourth 27 recording inputs, information input 28 and output 29, lock input 30 and installation; input device 31, the first. 32 and second 33 control inputs of the second re1 Ch1stra of numbers; those of the 34 Lower Address Register, defining the address of the memory page word, the outputs of the 35 most significant bits of the address register, Oyred Yel to the country map, information outputs 36, 38 turns of 37 control bits, information inputs 38 and Inputs 39 KOHT-J is the first-level first-level accumulator bits, first to fifth outputs. 40-44 and the inputs from the first to the fifth 4549 control unit. The memory access analysis block contains FIG. 2) signal counters where TL is the number of pages of memory in the first level accumulator, the second 51, - 51, the third 52, the fourth. 53 -53g and fifth of 544 -54.11 groups of elements And, the first 554-55 (n, the second Seii 5bm groups of elements OR, groups of elements NOT 57-57 | c, elements AND-NOT, element OR 59 and the element 60 , FIG. 1 and 2 denote the inputs ei-GS and the outputs 64-66 of the memory analysis unit {{memory}}. FIG. Play the first 67 and the second 68 groups of modulo adders Two for the case, for example, the number of control bits in the storage drive of the first level. FIG. 1 and 3 are marked the first 69 and second 70 inputs of modulo-two adders of the first group and outputs of 71 modulo-2 adders of the second group. The control unit contains (FIG. 4 elements ShI 72/73, elegyunts And 74 75, triggers 76 and. 77, delay elements 78 and 79, elements NOT 80 and 81 and element ZI-OR 82. The device works as follows ab- (once. When accessing the device on dyons 24 and 21 (fig. 1) of block 14, the signals for start-and operation 1 are received respectively (the unit value of M1 "e corresponds to the write operation, the read hour is zero, the address of the address is written into register 2, the number to be written to the register 3 in the case of operations, write). Signals Start 1, i Operations; 1, through outputs 41 and 40 of block 14, is fed through block 16 to synchronization inputs of accumulator 16, block 16 is started, which generates control signals for accumulator 15. The code of the higher-order bits that determine the memory page is output from outputs 35 of register 2 to the first inputs of the elements And 6. In the case of accessing a memory page duplicated in accumulator 1, a single coincidence signal occurs on one of the outputs of elements 6 and 6. The address of this page with one of the addresses recorded in registers 7. A single signsh from one of the outputs of the elements And 6 enters the corresponding address input of accumulator 1, one of the inputs of the imaging unit 11 and the inputs 61, -block 12, from the output 41 of which passes to the second input of the block 14, where it is; at output 42 of block 5, at output 43 of which a signal is received. Operation Start of block 5 is being performed, generating control signals for storage device 1. When performing a readout, the number from outputs 36 of accumulator 1 is fed to the inputs of register 4 and to outputs 36 of unit 10, and the control bits of the number of preg are formed according to a certain law by adders 9. Signal1. from the output of block 5, the block 10 is polled. If there is no error in the read word, the signal from the output of 33 block} 10 arriving at the block 16 and 1 at the input 33 of register 4 is reset and the number is written from accumulator 15 to register 4. The signal O0 is served 1 from the input 47 of the block 5 and is fed to the third input of the block 14 and then outputted to the output 25 of the device, when this trigger 76 is in the zero state, a single signal is present at the output of the HE element 81. When errors are detected in the read word signal from the input 48 of the block 1 10, the trigger 76 is set to one state, which prohibits the output of the signal Served 1 to the output 25. At the end of the read operation from the accumulator 15, the signal from the input 32 of the block 16 is written to be read. words in register 4. Signal Oboluzhe-. but 2 comes from input 45 of block 16 through the first one. input of block 14; element AND 74, element OR 72, to output 42 and input of block 5, and starts it. The same signal, through element AND 74 of block 14, sets the trigger state 77 to one state and via e. The delay element 78 is in the zero state of trigger 76. A single signal from the output of the trigger 77 is fed to the output of 44 ksmmutator 8 and; permits the passage of the number read from the accumulator 15 to the inputs 38 of accumulator 1, the check digits of the numbers being converted according to a certain law cs iaTopaMH 9, the same signal arrives at output 43 of the block 5. Thus, the number read from accumulator 15 is written to accumulator 1. Upon completion of the write operation, the signal Served 1 from block 14 is output to output 25, and simultaneously sets the trigger 77 to the zero state. In the case of processing, delays to the device with the operation of drag to the memory page duplicated in drive 1, the operation is performed in both drives 1 and the Writable number to the inputs 38 of the feed 1 comes from the outputs of register 3 through switch 8, with this also converts its test bits to sum pax 9. At the end of the write operation in the accumulator 15, the signal Served 2 is output to the output 25 of the device. If the device accesses the device in a memory page that is not duplicated in drive 1, then the operation is performed only in drive 1 and after it ends, output 25 is returned. The signal is serviced 2. The device provides the possibility of automatic replacement of memory pages in drive 1 on the basis of statistical data on the current frequency of their use. The replacement of memory pages is controlled by block 12. Consider the process of replacing memory pages. Let;; - the statistical recognition of the i-ft memory pages of the drive G (where i l, 2 ,. . . m and hi is the number of memory pages in drive 1, kj is the conversion control code for the control bits of the number when accessing this memory page. Each page of the memory in block 12 corresponds to one of the counters 50 (fig. 2) the statistical feature of this page. When accessing the A-th memory page, a single signal from the corresponding output of elements AND 6 through input 61 of block 12 is fed to the first input of the corresponding element AND 52 and allows passage of the Start 1 signal from output 41 to the input Addition of counter 50; in which the Lodif katsi of the statistical sign P is produced; 4K If the sign rij has the maximum value, t. e. the corresponding counter 50 is in a single state of the scientific research institute, then it is about a third. The second input of the corresponding element AND 52 from the output element AND-HE 58 enters a zero potential and no modification is made. When accessing the memory page that is not contained in drive 1, only zero signals will be present at input 61 of block 12. Due to this, the second inputs of all elements AND 51 -51ts of the output of the element NOT 60 receive a single signal that permits the passage of the Start 1 signal to the inputs of the Subtraction of counters 50, -50fn, in which the statistical signs of P4 are modified. . Moreover, if any of the signs of P 0, t. e. corresponding from. counters 50 is in the zero state, then the first input of the element AND 51J from the output of the element OR 55 is given a zero signal and the modification of the parameter P is not. is produced. Thus, a zero value. a statistical indication indicates that the number of times access to this memory page has become less acceptable, therefore, this memory page must be replaced. A single signal from the output of the corresponding element NOT 57 is fed to the fourth input of the element and 54 and allows passage. signal. Served 2 from input 45 of block 12 through the element and 54 and output 65 on registy 7. At the same time, the address of the last access page from the outputs 35 of register 2 is recorded in the corresponding register 7. The signal from the output of the AND 54 element through the OR 56 element is fed to the input Set 1 of the counter 50 and sets the maximum value of the statistical feature. The same signal through the outputs 66 of the block 12 is fed to the input of the imaging unit 11 (FIG. 1, in which a modification is made of the conversion control code i of the check bits K,; (+1. Subsequently, when accessing this memory page, a single signal from the output of the corresponding And 6 elements goes to the input of the imaging unit 11 and allows the passage of the Y code. from the output of the imaging unit 11 to the input of 70 adders 9. The maximum possible number of control code values is 2, where E is the number of check bits in drive 1. Consider the conversion of check bits in adders 9 for the case of four check bits. For example, in accumulators 1 and 15, thirty-six-digit numbers are stored with a parity check bit in each byte. For example, suppose that control input 70 of adders 9 receives control code 1100. In this case, the first and second check bits of the numbers written to and read from drive 1 will be inverted in adders 9, the unit value of the control code K; This means that further changing of the i-th memory page of accumulator 1 is prohibited without prior zeroing, since it is possible to find numbers in this page that belong to different memory pages of accumulator 1, but with control bits converted by the same law. For this, the zero signal from the output of the imaging unit 11 is fed to the input 62 of the unit 12, to the second input of the corresponding element And 54 and prohibits the replacement of this memory page. If codex P) ahdl of all pages of memory, then for further operation of the device with drive 1, it is necessary to reset it, t. e. at all adres. enter the numbers whose check bits are converted according to the control code. In this case, from the output of the imaging unit 11, a signal to zero the accumulator 1 is output to the system. Thus, writing the address of a new memory page to register 7 is possible with a zero value of the statistical sign and a non-maximum value of the control code. However, it may be that several

страниц пам ти удовлетвор ют этим . усцови м, например, страницы о номерами i г, п,.,. ,р, где ГП Vp П р При этом запись адреса новой страниг цы пам ти производитс в регистр 7 , с максимсшьным из этих номеров, например с номером П .memory pages satisfy this. For example, the pages on the numbers i g, n,.,. , p, where the GP Vp P p In this case, the address of the new memory page is recorded in register 7, with the highest of these numbers, for example, with number P.

В остальные регистры 7 запись блокируетс подачей нулевого сигнала с выхода элемента ИЛИ Б5 блока 12 на соответствующие входы элементов И 54 с номерами +1 i i m .Запись адресов страниц пам ти в регистры 7 може. также осуществл тьс внешним образом В этом случае на вторые входы 20 подаютс адреса страниц пам ти, а на вход 26 - сигнал записи. Этот сигнал через элементы И 53 и выход 64 блока 12 поступает на .входы записи регистров 7, В устройстве предусмотрена возможность замены неисправных страниц пам ти накопител 15 страницами накопител 1. Дл этого перед иача-,. лом работы устройства в регистры занос тс адреса неисправных страниц пам ти, а в соответствущие этим регистрам 7 разр ды регистра 13 - нулевые метки. Нулевые сигналы с выходов регистра 13 через вход 63 блока.12 Г поступают на входы элементов И 53 и 54, блокируют сигналы записи адресов новых страниц Пам ти в регкстрыIn the remaining registers 7, the recording is blocked by applying a zero signal from the output of the element OR B5 of block 12 to the corresponding inputs of elements AND 54 with numbers +1 i i m. Recording the addresses of the memory pages to registers 7 can be done. also externally performed. In this case, the addresses of the memory pages are supplied to the second inputs 20, and the recording signal is input to the input 26. This signal through the elements And 53 and the output 64 of the block 12 is fed to the inputs of the recording of the registers 7. The device provides for the possibility of replacing the faulty pages of the memory of the accumulator with 15 pages of the accumulator 1. For this, before the start-. the device's operation is written into the registers; the addresses of the faulty memory pages are entered into registers, and the register bits 13 corresponding to these registers are zero marks. Zero signals from the outputs of register 13 through input 63 of the block. 12 G are fed to the inputs of the elements And 53 and 54, blocking the signals to write the addresses of new pages of Memory in the register.

1, хран щие адреса неисправных страниц . Работа устройства при обраще .нии к неисправным страницам пам ти аналогична описанной. Обнуление накопител 1 может быть организовано1 storing addresses of faulty pages. The operation of the device when accessing faulty memory pages is similar to that described. Zeroing accumulator 1 can be organized

параллельно во всех страницах пам ти и производитс одновременно с обс живанием обращений в накопителе 15, т.е. без приостановки работы устройства, что повылает быстродействие устройства. При этом единичный сигнал с второго входа 49 формировател 11 поступает на вход блока 14, который блокирует запуск блока 5 при поступлении в усзгройство сигналов обращений на обслуживание . Запуск блока 5 при поступлении обращений дл его обнулени г осуществл етс сигналами Пуск 2, Операци 2 соответственно на входы 23 и 21 блока 14. По окончании обнулени на вход 31 формировател 11 поступает сигнал, устанавливающий исходное нулевое состо ние, при этом в устройстве возобновл етс parallel in all pages of the memory and is performed simultaneously with the observation of the references in the storage 15, i.e. without pausing the device, which will affect the speed of the device. In this case, a single signal from the second input 49 of the imaging unit 11 is fed to the input of block 14, which blocks the launch of block 5 when the service call signals are received into the setup. The start of block 5 at the receipt of calls for its zeroing is performed by signals Start 2, Operation 2, respectively, at inputs 23 and 21 of block 14. At the end of zeroing, the input 31 of the former 11 receives a signal that sets the initial zero state, and the device resumes

работа с накопителем 1.work with drive 1.

Технико-эконс шческие.преимущества предлагаемого устройства заключаютс в его более высоких надежности и быстродействии по сравнению с известным.Technical and economic advantages of the proposed device are in its higher reliability and speed in comparison with the known.

Ы TfJ Т/г ЪS TfJ T / g b

.1.one

.LA19 f f.LA19 f f

1 t f ii f 1 t f ii f

Claims

(54) (57) (. A TWO-LEVEL OPERATIVE MEMORY DEVICE that contains the drives of the first and second levels, the synchronization inputs of which are connected to the outputs of the first and second synchronization blocks, respectively, the address register, the block of analysis of memory accesses, the group of address registers, the control unit and the first a group of elements and, moreover, the numerical inputs and outputs of the second-level drive are connected respectively with the outputs of the first register of the number and with one of the inputs of the second register of the number, and the address inputs are with the outputs of the address register The first output of the first synchronization unit is connected to the first control input of the second register of the number, and the second output, the first and second inputs are respectively connected to the first input, the first and second outputs of the control unit, the inputs and the control input of the first register of the number, the control input and inputs of the register addresses and outputs of the second register of the number are respectively information inputs, the first and second inputs of the record, one * of the address inputs and information outputs of the device, characterized in that, in order to increase the life by duplication. pages of memory in the drives of the first and second levels and improving the performance of the device, groups of adders are introduced into it modulo two, com?

mutator, driver shaper | signals, register of labels of faulty pages and control unit by. parity, moreover, one of the inputs of the switch is connected respectively to the outputs of the first and second registers of the number, the digital outputs are connected to the digital inputs of the drive of the first level, and the outputs of the control bits to the first inputs of the adders modulo two of the first group, the outputs of which are connected to the inputs of the control bits drive of the first level, the outputs of the adders modulo two of the second group are connected to one of the inputs of the parity control unit, and the first inputs to the outputs of the control bits £ of the drive of the first level, sec The outputs of the adders modulo two groups are connected to one of the outputs of the driver of the control signals, the other outputs of which and the outputs of the register of labels of faulty pages are connected respectively to one of the inputs of the box; how to access memory accesses, the other inputs of which are connected respectively to the outputs of the And elements of the first group and one of the inputs of the control signal generator, the other inputs of which are connected to one of the outputs of the memory access analysis block, the first control output of which is connected to the second input of the control unit, the third and fourth outputs and the third input of which are connected respectively to the inputs and the first output of the first synchronization block, and the fifth output is connected to another input of the switch, the other inputs of the block The parity lines are respectively connected to the second output of the first synchronization unit and to the numerical outputs of the first level drive and other inputs of the second register. A number, the second control input of which and the third input of the second block. S.U, 043742 x

synchronization is connected to the first output of the parity control unit, the second output of which is connected to the fourth input of the control unit, the fifth input of which is connected to the control output of the driver of control signals, one of the address inputs of the drive of the first level are connected to the outputs of the least significant bits of the address register, and other address inputs connected to the outputs of the AND elements of the first group, the first inputs of which are connected to the outputs of the upper digits of the address register and the first inputs of the address registers of the group, the outputs of which are are connected to the second inputs of the AND elements of the first group, the second inputs of the group address registers are the other address inputs of the device, and the third and fourth inputs are connected to other outputs of the memory access analysis unit, the first and second control inputs of which are connected respectively to the second output of the control unit and to the second output of the second synchronization block, and the third control input is the third input 'of the device record, the fourth record input and the blocking inputs of which are the inputs of the fault label register s memory pages control input of the control signal is input adjusting device control inputs and output of which are respectively input from the sixth to the ninth and the sixth output of the control unit.

2. The device pop. 1, characterized in that the unit of analysis of memory accesses contains signal counters, groups of AND elements from second to fifth, groups of OR elements, a group of elements NOT, AND elements NOT, an OR element and a NOT element, the first inputs the elements of the fourth and fifth groups and the second inputs of the elements of the fifth group are one of the inputs of the block, the other inputs of which are the input of the OR element and the first inputs of the elements of the third group, the first inputs of the elements of the second group and the second inputs of the elements of the third group are combined and I am are the first control input of the block, the second and third control inputs of which are the combined third inputs of AND elements of the fifth group and the combined second inputs of the AND elements of the fourth group, the output of the OR element is the control output of the block and connected to the input of the AND gate, the output of which is connected to the second inputs of the AND elements of the second group, the output of each of which is connected to the subtraction input of the corresponding signal counter, the addition of which is connected to the output of the corresponding of the elements And t group, and the output with the inputs of the corresponding OR element of the first group and the AND element of the group, the output of which is connected to the third input of the corresponding element AND of the third group, the fourth input of each of the elements AND of the fifth group is connected to the output of the corresponding element of the NOT group, the input of which connected to the output of the corresponding OR element of the first group and the third input of the corresponding element AND of the second group, the output of the first of the OR elements of the first group is connected to the fifth inputs of the elements AND of the fifth group, except the first , the output of each h-th (where is the number of OR elements in the first group) of the next of the OR elements of the first group, 1 <rum of the last, is connected to the (and +4) th input (AND +.1) of the element AND of the fifth group , the first inputs of the AND elements of the fourth and fifth groups, respectively, are combined, and the outputs are connected respectively to the first and second inputs of the OR elements of the second group, the outputs of which are connected to the installation inputs in 1 of the respective signal counters, the outputs of the last of the elements of the fourth and fifth groups and outputs the elements of the second group are output block rows.