SU267189A1 - Устройство для умножения - Google Patents
Устройство для умноженияInfo
- Publication number
- SU267189A1 SU267189A1 SU1232934A SU1232934A SU267189A1 SU 267189 A1 SU267189 A1 SU 267189A1 SU 1232934 A SU1232934 A SU 1232934A SU 1232934 A SU1232934 A SU 1232934A SU 267189 A1 SU267189 A1 SU 267189A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- multiplier
- register
- pyramid
- adder
- multiplication
- Prior art date
Links
- 241001442055 Vipera berus Species 0.000 description 9
- 238000010586 diagram Methods 0.000 description 1
Description
Изобретение относитс к арифметическим устройствам цифровых вычислительных машин .
Известно быстродействующее устройство умножени , содержащее регистр множимого, регистр множител , блок расшифровки разр дов множител , пирамиду сумматоров, сумматор с целью сквозного переноса и блок управлени .
Предложенное устройство отличаетс тем, что содержит регистр утроенного множимого, соединенный по входу с выходом сумматора с цепью сквозного переноса, а выходами - через блок расшифровки разр дов множител со входами пирамиды сумматоров.
Это -позвол ет значительно сократить число сумматоров в пирамиде за счет уменьшени количества исходных слагаемых.
Схема устройства изображена на чертеже.
Устройство содержит регистр 1 утроенного множимого, регистр 2 множимого, регистр 3 множител , блок 4 расшифровки разр дов множител , сумматоры 5-// пирамиды, сумматор 12 с целью сквозного переноса, блок 13 управлени .
Устройство работает следующим образом.
сдвиг осуществл етс в блоке 4). Полученное утроенное множимое помещают в регистр /. В блоке 4 анализируютс пары разр дов множител , которых может быть четыре: 00,01,10, 11. При наличии пары 00 множимое не передаетс в пирамиду сумматоров, при 01 передаетс без изменений, при 10 - со сдвигом на два разр да влево (в сторону старших разр дов ), а при И передаетс утроенное множи0 мое из регистра 1. Анализ пар разр дов множител производитс одновременно по всем разр дам, все слагаемые одновременно поступают в пирамиду, затем пара слагаемых с выхода пирамиды складываетс в сумматоре 12,
5 и с его выхода снимаетс искомое произведение .
Предмет изобретени
Устройство дл умножени , содержащее ре-,
0 гистр множимого, регистр 1 1иожител , блок расшифровки разр дов множител , пирамиду сумматоров, сумматор с цепью сквозного переноса и блок управлени , отличающеес тем, что, с целью сокращени числа сумматоров в пирамиде, устройство содержит регистр утроениого множимого, соединенный по входу с выходом сумматора с цепью сквозного переноса , а выходами - через блок расшифровки разр дов множител со входами пирамиды сумматоров.
11 ЬА
Множитель
произведение
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU267189A1 true SU267189A1 (ru) |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Lang et al. | A radix-10 combinational multiplier | |
| KR100336266B1 (ko) | 신경 프로세서, 포화 유니트, 계산 유니트 및 가산기 회로 | |
| JPH0520030A (ja) | 跳躍配列と修正形ワラストリーとを使用する並列乗算器 | |
| Stelling et al. | Implementing multiply-accumulate operation in multiplication time | |
| SU267189A1 (ru) | Устройство для умножения | |
| Little | An algorithm for high-speed digital filters | |
| US7266577B2 (en) | Modular multiplication apparatus, modular multiplication method, and modular exponentiation apparatus | |
| Chugh et al. | Design and implementation of a high-Performance 4-bit vedic multiplier using a novel 5-bit adder in 90nm technology | |
| Brackert et al. | A high-speed recursive digital filter using on-line arithmetic | |
| Ercegovac et al. | Implementation of module combining multiplication, division, and square root | |
| RU2797164C1 (ru) | Конвейерный умножитель по модулю | |
| SU1269125A1 (ru) | Устройство дл вычислени суммы произведений | |
| JPH0816903B2 (ja) | 積和演算回路 | |
| Amrutha et al. | HIGH-SPEED DOUBLE MULTIPLICATION ARCHITECTURE FOR PARALLEL MULTIPLICATION USING MASTROVITO MULTIPLIER. | |
| SU556434A1 (ru) | Устройство дл умножени | |
| Alnuaimi et al. | Systematic Review on Multiply and Accumulate Unit (MAC) Architectures and Comparison with Various Multipliers | |
| SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
| Ramya et al. | Implementation of High Speed FFT using Reversible Logic Gates for Wireless DSP Applications | |
| SU551643A2 (ru) | Устройство дл вычислени сумм произведений | |
| SU1013946A1 (ru) | Устройство дл умножени | |
| SU1024910A1 (ru) | Матричное вычислительное устройство | |
| Negi et al. | Implementation of high speed radix-10 parallel multiplier using Verilog | |
| SU1226448A1 (ru) | Матричное устройство дл вычислени тригонометрических функций | |
| Ercegovac et al. | Shared implementation of radix-10 and radix-16 division algorithm with limited precision primitives | |
| SU744563A1 (ru) | Устройство дл умножени |