SU1751779A1 - Устройство дл определени взаимной коррел ционной функции - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть исполь- зовано дл  определени  значени  и аргумента максимума взаимной коррел ционной функции между случайными сигналами , подвергнутыми взаимному масштабно- временному искажению. Цель изобретени  - повышение быстродействи  Устройство содержит генератор тактовых импульсов аналого-цифровые преобразователи делители частоты, мультиплексоры, блоки пам ти счетчики, триггеры, элементы И, сумматор-вычитатель, блок сравнени , блок определени  максимального., регистры , коррел тор, блоки формировани  фазовых квадратурных составл ющих, блок фазового сдвига и элемент ИЛИ Ззп ф-лы, 4 ил

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  определени  значени  и аргумента максимума взаимной коррел ционной функции (ВКФ) между случайными сигналами, подвергнутыми взаимному масштабновремен- ному искажению (МВИ)

Целью изобретени   вл етс  повышение быстродействи 

На фиг 1 приведена структурна  схема устройства, на фиг 2 - структурна  схема блока фазового размножени ; на фиг.З - стрктурна  схема блока фазового сдвига; на фиг 4 - структурнз  схема коррел тора.

Устройство (Фиг 1) содержит генератор тактовых импульсов 1 АЦП 2, 3, блоки 4, 5 формировани  фззовых квадратурных составл ющих , делители 6, 7 частоты, счетчики 8-10, триггеры 11-14 мультиплексоры 15-17, коррел тор 18, элемент ИЛИ 19, элементы И 20-24, сумматор-вычитатель 25, блок определени  максимального 26, регистры 27-29, блок сравнени  30, блоки пам ти 31-32, блок фазового сдвига 33

Блок формировани  фазовых квадратурных составл ющих 4 (5) (фиг 2) содержит триггеры 34, элементы И 35-38, элементы НЕ 39-40, элемент ИЛИ 41. регистры 42, 43, триггер 44.

Блок фазового сдвига 33 (фиг 3) содержит перемножитель 45-49, блок вычислени  косинуса 50. блок вычислени  синуса 51, вычитатель 52, сумматор 53 и счетчик 54

Коррел тор 18 (фиг.4) содержит триггеры 55-57, двигатели 58, 59 частоты, блоки элементов И 60-63, блоки элементов ИЛИ 64-65, регистр 66, блок перемножителей 67, блок накопителей 63. регистр 69 и элемент И 70.

Ввиду взаимных МВИ входных сигналов X и Y, т.е. сжати  или раст жени  по оси времени одного из сигналов относительно другого, коррел ционна  св зь между сигналами ослабевает, их ВКФ искажаетс , в частности уменьшаетс  ее максимум.

Положим, чго МВИ сводитс  к сжатию во времени сигнала Y. Положим, также, что сигналы X и Y, спектр которых органичен верхней частотой fc, подвергаетс  дискретизации с частотой f0 2fc. В результате дискретизации получаетс  последовательность отсчетов, расположенных с интерзалом 1/f0, из которых можно восстановить исходный процесс. Наличие МВИ на фазовой плоскости приводит к соответствующему посто нному фазовому сдвигу. Следовательно, если одну из последовательностей производить фазовый сдвиг и затем вычисл ть ВКФ, этим удаетс  компенсировать МВИ, повышать точность вычислени  ВКФ.

Процесс определени  ВКФ происходит в два этапа. На первом этапе измен етс  фазовый сдвиг fi с дискретностью , причем дл  каждого значени  fi I (I 0,1ni-1) определ етс  значение максимума соответствующей оценки ВКФ. Наибольшее из значений максимумов оценок, полученных на первом этапе, будет отличатьс  от максимума оценки ВКФ при полной компенсации МВИ не более чем на ЗдБ. Значение коэффициента р дл  этой оценки отличаетс  от истинного коэффициента $ МВИ не более чем на

Если полученный результат не удовлетвор ет требовани м по точности, то начинаетс  второй этап, на котором происходит уточнение полученных на первом этапе результатов . Коэффициент компенсации МВИ в фазовой плоскости измен етс  с дискретностью ( . При этом анализируетс  интервал изменени  компенсирующего коэффициента от(де -У-)

до (р + -2 ) Значение р, соответствующее наибольшему из значений максимумов оценок ВКФ, полученных на втором этапе, отличаетс  от истинного не более чем на ±Др2,

Выбор частоты дискретизации f0 2fc по условию Котельникова не  вл етс  об зательным и использован только дл  нагл дности рассуждений. В предлагаемом устройстве частота fo выбираетс  в зависимости от необходимого интервала Д т дискретизации и коррелограммы. а при использовании в коррел торе метода некоррелированных выборок - еще и в зависимости от значени  интервала коррел ции сигналов X и Yv

Устройство работает следующим образом .

В исходном состо нии счетчики 8-10, триггеры 11-14 и регистры 27-29 обнулены.

При таком положении мультиплексоры 15- 17 подключают выход делител  6 к синхров- ходам блоков 4, 5, 31, 32, 33 и 18, а разр дные выходы счетчика 9, на которых присутствует слово, состо щее из логических нулей, к управл ющему входу блока 33. Объемы блоков пам ти (БП) 31 и 32 выбираютс  такими, чтобы в них поместились выборки реализаций входных сигналов X и

0 Y, обеспечивающих вычисление коррелограммы с необходимым фактором усреднени .

Нулевой цикл работы устройства на первом этапе начинаетс  с приходом запу5 екающего импульса на вход запуска устройства , который включает тактовый генератор 1.. Тактовые импульсы, проход щие через делитель 6 частоты, поступают на синхронизирующие входы АЦП 2, 3, благодар  чему

0 входные аналоговые сигналы X и Y дискре- тизируютс  с одинаковой частотой. Цифровые отсчеты с выходом АЦП 2 и 3 поступают соответственно на входы блоков фазового размножени  4 и 5, с выходов которых сни5 маютс  комплексные составл ющие входных отсчетов. Комплексные составл ющие входных сигналов по импульсам, поступающим на синхровход блоков пам ти 31 и 32 с выхода мультиплексора 15 записываютс 

0 соответственно в блоки пам ти 31 и 32. Одновременно комплексные цифровые отсчеты с выходов блоков 4 и 5 поступают соответственно на вторые и третьи входы коррел тора 18, в котором вычисл ютс  ор5 динаты ВКФ при нулевом фазовом сдвиге. Запись входных отсчетов в блоки пам ти 31 и 32 и вычисление первой ВКФ осуществл етс  до переполнени  счетчика 8. емкость которого определ етс  объемом выборки

0 входных реализацией, необходимой дл  построени  коррелограммы, т.е. равна количеству отсчетов в выборке. По окончании записи выборки комплексных реализаций в БП 31 и 32 на выходе счетчика 8 формирует5 с  импульс, который поступает на счетный вход триггера 11 и передним фронтом устанавливает его в единичное состо ние. Импульс с выхода счетчика 8 проходит через открытый элемент И 20 и переводит счетчик

0 9 в первое состо ние. Установление триггера 11 в единичное состо ние переключает мультиплексор (МП) 15 так, что он начинает пропускать на свой выход импульсы с выхода делител  7. В коррел торе 18 в первом

5 цикле осуществл етс  вычисление ВКФ при нулевом фазовом сдвиге. Выход коррел тора 18 при этом отключен от выхода всего устройства, так как элемент И 22 закрыт низким потенциалом на пр мом выходе триггера 14. Поэтому значени  всех ординат

коррелограммы поступают только на блок

26,который выдает код максимальной ординаты на вход блока 30 сравнени . Этот блок сравнивает код с содержимым регистра 27. Если вновь поступившее от экстремального анализатора 26 число превышает код, хран щийс  в регистре 27, то на выходе блока

30сравнени  возникает импульс, который переписывает в регистр 27 новое значение максимальной ординаты, а в регистр 28 благодар  открытому элементу И 23 за счет высокого напр жени  на инверсном выходе триггера 12 код счетчика 9, т.е. номер цикла. Таким образом, в нулевом цикле первого этапа блок 30 производит сравме- ние максимальной ординаты ВКФ и нулевого содержимого регистра 27. На выходе блока 30 по вл етс  импульс и в регистр 27 записываетс  значение максимума ВФК, полученной в нулевом цикле, т.е. при одинаковых частотах дискретизации сигналов X и Y и без фазового сдвига. В регистр 28 зэно-х ситс  нулевое значение содержимого счетчика 9.

По окончании нулевого цикла, т.е. при по влении импульса на выходе переполнени  счетчика 8, триггер 11 устанавливаетс  в единичное состо ние, а счетчик 9 на своем выходе формирует код единицы. Единичный код с выхода счетчика 9 проходит через МП 17 и 16 и поступает на управл ющий вход блока фазового сдвига 33, благодар  чему блок 33 начинает осуществл ть фазовый сдвиг поступающих комплексных цифровых отсчетов. В первом цикле цифровые комплексные отсчеты считываютс  с БП 31 и 32. Цифровые отсчеты с БП 32 поступают непосредственно на четвертые входы корре л тора 18, а цифровые отсчеты с выхода БП

31поступают на блок фазового сдвига 33, в котором осуществл етс  сдвиг по фазе поступающих цифровых отсчетов с целью раст жени  их на временной оси. С выхода блока 33 цифровые отсчеты поступают на первые входы коррел тора 18. В коррел торе 18 осуществл етс  вычисление ВКФ между цифровыми сигналами X и раст нутыми по временной оси цифровыми сигналами Y входа. После окончани  определени  ВКФ ее максимальна  ордината с выхода блока 26 поступает на вход блока 30 сравнении и, если она превышает максимум предыдущей ВКФ, то заноситс  в регистр

27,а в регистр 28 записываетс  соответствующий ей номер цикла (в данном случае первый).

В завершении первого цикла на выходе переполнени  счетчика 8 вырабатываетс  импульс, который проходит через элемент И 20 и увеличивает на единицу код счетчика 9.

Импульс с выхода счегчика 8 проводит тдк же элемент ИЛИ 19 и производит обнуление блокоз 4, 5, обнулены счетчики адреса в блоках пам ти 31 и 32, обнуление блока 33

и коррел тора 18. Код счетчика 9 проходит через МП 17 и 16 и устанавливает новый код фазового сдвига блока 33. В этом цикле, как и в последующих, работа протекает аналогично: измен етс  коэффициент фазового

сдвига блока 33, коррел тор 18 определ ет ВКФ между сигналом X и еще более раст нутым сигналом Y, экстремальный анализатор 26 выдел ет максимальную ординату очередной ВКФ и сравнивает ее с максимальной предыдущей ВКФ и при выполнении услови  превышени  заносит ее в регистр 27, а в регистр 28 - соответствующий номер цикла.

Устройство работает в описанном режиме ш циклов, причем щ выбираетс  из соотношени  (П1-1) , где макс- заранее известный максимальный коэффициент МВИ между входными сигналами. Таким образом, в течение гц циклов получены ВКФ между сигналом X и семейством раст нутых по оси времени относительно сигнала Y сигналов Y. При этом исходное масштабно-временное искажение сигнала Y относительно X компенсировать шагами

величиной и при некотором (f --- (j щ-1) было скоменсировзчо с точностью до Т. При этом уровень коррел ции сигналами X и Y стал отличатьс  от истинного не более чем на 3 дБ, а максимум

)-й ВКФ превысил максимум всех остальных ВКФ.

К моменту поступлени  на вход счетчика 9 п-го импульса с выхода элемента И 20 в регистре 27 хранитс  наибольший из р да

максимумов ВКФ. т.е. максимум ВКФ цикла , в котором МВИ было скомпенсировано с точностью до Т, а в регистре 28 - номер этого цикла. При этом номер цикла совпадает с кодом, который управл ет бло«ом фазового сдвига 33 в том же цикле.

Емкость счетчика 9 равна щ. По окончании (щ-1)-го цикла работы с выхода элемента И 20 поступает импульс, который переполн ет счетчик 9. При этом счетчик 9

переходит в нулевое состо ние, а импульс с его выхода устанавливает триггер 12 в единичное состо ние. Благодар  этому закрываетс  элемент И 20, открываетс  элемент И 21 и МП 17 переключаетс  во второе состо ние , при котором на его выход проходит код с второго входа. С этого момента начинаетс  второй этап работы устройства.

На этом этапе производитс  уточнение значени  коэффициента, компенсирующего

таких шагов. Как и на первом

МВИ, с учетом того, что истинный коэффициент МВИ может отличатьс  от найденного на первом этапе р J не более чем на . Уточнение производитс  шагами Д , дл  чего требуетс  П2

2 АЯ/2 ЪФГ

этапе, поиск значени  коэффициента МВИ производитс  путем изменени  коэффициента фазового сдвига блока 33. При этом коэффициент фазового сдвига на выходе блока 33 измен етс  вокруг значени  J шагами . В первом цикле

второго этапа ( ) коэффициент

фазового сдвига равен (1 + j + . В сумматоре-вычитателе 25 номер I цикла второго этапа, соответствующий коду на выходе счетчика 10, складываетс  со значением j, хран щимс  после первого этапа в регистре 28. Чтобы обеспечить меньший, чем на первом этапе шаг , вес кода счетчика 10 меньше веса кода, хранимого в регистре 28, в Л2 д / раз. Взвешивание кода 1

счетчика 10 производитс  в сумматоре-вычитателе 25, Емкость счетчика 10 циклов второго этапа равна П2/2,

Работа устройства на втором этапе, как и на первом, протекает циклами. В первых П2/2 циклах второго этапа по окончании каждого цикла импульс с выхода переполнени  счетчика 8 через открытый элемент И 21 поступает на счетчик 10. Код состо ни  1 счетчика 10 с соответствующим весом поступает на вход сумматора-вычитател  25, работающего в режиме сложени  благодар  поступающему на управл ющий вход последнего уровн  логической единицы с пр мого выхода триггера 13. На другой вход сумматора-вычитател  25 с выхода регистра 28 поступает код j номера цикла максимальной ВКФ, найденной на первом этапе. С выхода сумматора-вычитател  25 код, определ ющий коэффициент фазового сдвига, через МП 17 и 16 поступает на управл ющий вход блока 33. Благодар  этому фазовый сдвиг блоком 33 становитс  равным (1 + +J + III ). Коррел тор 18определ ет ВКФ выборки входных реализаций, записанных в блоках пам ти 31 и 32. Экстремальный анализатор 26 выдел ет максимальную ординату очередной ВКФ, а блок сравнени  30 сравнивает ее с ординатой, хран щейс  в регистре 27, и по его импульсу в регистр 27 заноситс  максимальна  из множества вычисленных за П2/2 циклов ординат ВКФ, а в регистр 29 импульс с выхода блока сравнени  30 через открытый элемент

И 24 записывает код с выхода сумматора- вычитател  25.

По окончании первых пг/2 циклов второго этапа счетчик 10 переполн етс  импульсами с выхода элемента И 21, импульс с его выхода поступает на счетный вход триггера 13, и последний переключаетс  в единичное состо ние. Сигнал с его пр мого выхода устанавливает арифметический блок

25 в режим вычитани . Благодар  этому на следующих п2/2 циклах второго этапа коэффициент фазового сдвига измен етс  в пределах (1 + j + ||| Д). В остальном работа устройства протекает аналогично

первым П2/2 циклам второго этапа. По окончании второго этапа в регистре 29 хранитс  код, определ ющий коэффициент фазового сдвига цифровых отсчетов, при котором МВИ скомпенсировано с точностью

. После последнего цикла второго этапа счетчик 10 снова переполн етс  и возвращает триггер 13 в нулевое состо ние. Сигнал с выхода триггера 13 поступает на счетный вход триггера 14 и устанавливает

его в единичное состо ние. Установление триггера 14 в единичное состо ние приводит к открыванию элемента И 22, а МП 16 переключаетс  в такое состо ние, что пропускает код регистра 29 на свой выход. Теперь

фазовый сдвиг блоком 33 осуществл етс  тот, который необходим дл  компенсации его МВИ.

Результаты измерени  ВКФ поступают теперь от коррел тора 18 на выход устройства через открытый элемент И 22 и могут использоватьс  дл  последующего анализа до тех пор, пока значение коэффициента МВИ не изменитс  или необходимо произвести анализ следующих входных сигналов.

Когда это произойдет, следует подать сигнал запуска и устройство в течение щ+п2 циклов настроитс  на новое значение коэффициента МВИ.

Устройство может работать и при противоположном знаке МВИ. В дальнейшем работа устройства аналогична.

Рассмотрим работу отдельных элементов устройства.

Блоки 4 (5) (фиг.2} работают следующим

образом. Как следует из описани  работы основное назначение их выработать комплексные цифровые отсчеты с учетом того, что используетс  один АЦП в канале обработки .

На информационные входы устройства поступает сигналы на промежуточной частоте WnP2, котора  удовлетвор ет следующему-соотношению ШпР2 5: До, где Дш- полоса принимаемого сигнала. Аналоговые

операции переноса на промежуточную высоту 6UhP2 на фиг.1 не показаны.

В АЦП 2, 3 устройства осуществл етс  преобразование сигналов из аналоговой формы в цифровую с частотой дискретизации ft 4 Эти цифровые отсчеты и поступают на вход блока фазового размножени  сигналов. Блох фазового размножени  сигналов работает по следующему алгоритму: четные выборки относ тс  к синусоидальной составл ющей, нечетные к косинусоидальной; знаки четных выборок синусоидальной составл ющей и нечетных косинусоидальной составл ющей измен ютс  на обратные.

Изменение знаков осуществл етс  на элементах 37-41, а управление на основании триггеров 34, 44 и элементов И 35 и 36. Следовательно, на первом выходе блока, т.е. коды, снимаемые с выхода регистра 42, образуют косинусоидальную составл ющую , а коды, снимаемые с второго регистра 43 и подаваемые на второй выход блока, образуют синусоидальную составл ющую,

Блок фазового сдвига 33 (фиг.З) работает следующим образом.

Как следует из описани  работы устройства , назначение блока 33 сдвиг фазы принимаемого сигнала. Известно, что указанное изменение фазы комплексного сигнала в цифровой форме можно осуществить путем умножени  каждого выборочного, т.е. поступающего значени  А Аехр {J Фь } Ас+ +|AS этого сигнала на комплексное число В Вехр {J Вс+ jBs, определ ющего величину изменени  (поворота) фазы . Поэтому все операции выполн ютс  комплексным умножителем, формируемым произведение АВ (AcBc-AsBs) + j (AcBc+AsBc). Однако, как следует из описани  работы устройства, фаза должна посто нно измен тьс  (или увеличиватьс , или уменьшатьс ) в процессе изменени  т, где т 1N.

Процесс работы блока следующей. При поступлении на вход обнулени  блока импульса счетчик 54 обнул етс  и в дальнейшем начинает подсчет тактовых импульсов. Таким образом, на выходе счетчика 54 посто нно вырабатываетс  код т. Этот код умножаетс  в перемножителе 49 с кодом управлени , который определ ет не что иное,как ы (). Код m () поступает на узлы преобразовател  50 и 51, которые могут быть выполнены в виде посто нного запоминающего устройства и на выходе узла 50 вырабатываетс  код cos m () , а на выходе узла 51 - код sin m (). В дальнейшем коды с входов блока и с выходов преобразовател  50 и 51 перемножаютс  в комплексном перемножителе на умно жител х 45-48, сумматоре 53 и еычигэтеле 52. Цифровые последовательности со сдвинутыми фазовыми приращени ми выдаютс  на выход блока.

Коррел тор 18 (фиг.4) работает следующим образом.

При поступлении импульса на вход запуска триггер 55 устанавливаетс  в единич0 ное состо ние. При поступлении импульса на вход обнулени , а он (т.е. первый из них) совпадаете импульсом за пуска, производит обнуление делител  58 и устанавливает триггер 56 в нулевое состо ние. Установле5 ние триггера 55 в единичное состо ние разрешает работу второго 61 и третьего 62 блоков элементов И. Цифровые комплексные отсчеты, поступающие на вторые и третьи входы коррел тора проход т через

0 открытые блоки элементов И 61 и 62, через блоки элементов ИЛИ 64 и 65. С выхода блока элементов ИЛИ 64 комплексные цифровые отсчеты поступают на регистр 66, который имеет М отводов, где М - число -

5 вычисл емых ординат ВКФ. Цифровые ком- 9г1 плексные отсчеты с выходов регистра 66 и с выхода блока элементов ИЛИ 65 перемножаютс  в блоке перемножени  67 (состо щий из комплексных перемножителей).

0 Результаты перемножени  накапливаютс  в блоке 68. На выходе блока накоплени  68 по окончании цикла накоплени  получаетс  отсчет ординат ВКФ, как корень квадратный из суммы квадратов действительной и

5 мнимой составл ющей. Так как триггер 561 находитс  в нулевом состо нии, то регистр 7 69 включен в режим параллельного приема информации. По окончании накоплени  на выходе делител  58 получаетс  импульс, по

0 которому в регистр 69 записываютс  отсчеты ординат ВКФ с выходов блока 68, триггер 55 устанавливаетс  в нулевое состо ние, а триггеры 56 и 57 в единичное состо ние. Установление триггера 57 в единичное со5 сто ние разрешает работу элемента И 70, в результате чего тактовые импульсы проход т на синхровход последовательного сдвига информации регистра 69 и на вход делител  59, коэффициент делени  которого

0 равен М. При по влении импульса на выходе делител  59 триггер 57 устанавливаетс  в нулевое состо ние. Цифровые отсчеты с выхода регистра 69 выдаютс  на выход коррел тора . В дальнейшем работа коррел то5 ра аналогична с той лишь разницей, что установление триггера 55 в нулевое состо ние приводит к открыванию блоков элементов И 60 и 63 и в дальнейшем на обработку поступают цифровые комплексные отсеты с первых и четвертых входов коррел тора.

Синхронизаци  элементов устройства осуществл етс  импульсами, вырабатываемыми генератором. При необходимости они могут задерживатьс  элементами задержки (на фиг.1 не показаны).

Claims (4)

1. Формула изобретени  1. Устройство дл  определени  взаимной коррел ционной функции, содержащее генератор тактовых импульсов, два аналого-цифровых преобразовател , два Делител  частоты, три счетчика, четыре триггера, три мультиплексора, коррел тор, п ть элементов И, сумматор-вычитатель, блок определени  максимального, три регистра, блок сравнени  и два блока пам ти, причем вход запуска генератора тактовых импульсов соединен с входами установки в О с первого по четвертый триггеров и  вл етс  входом запуска устройства, выход генератора faKTOBbtx импульсов соединен с входами первого и второго дел итёлей частоты, выход второго делител  частоты соединен с первым информационным входом первого мультиплексор, управл ющий вход которого соединен с первым входом первого элемента И и с пр мым выходом первого триггера, а выход - с синхровхода- ми первого и второго блоков пам ти, второй информационный вход первого мультиплексора соединен с выходом первого делител  частоты и с синхровходами первого и второго аналого-цифровых преобразователей, информационные входы которых  вл ютс  соответственно первым и вторым информационными входами устройства, выходы ко- синусоидальной и синусоидальной составл ющих второго блока пам ти соединены соответственно с первым и вторым информационными входами коррел тора, выход которого соединен с входом блока определени  максимального и с первым входом второго элемента И, выход которого  вл етс  выходом устройства, а второй вход соединен с управл ющим входом второго мультиплексора и с пр мым выходом четвертого триггера, инверсный выход которого соединен с первым входом третьего элемента И, а вход установки в 1 - с входом задани  режима сумматора-вычитател  и с пр мым выходомтретьего триггера, вход установки в 1 которого соединен с выходом переполнени  первого счетчика, информационный выход которого соединен с первым входом сумматора-вычитател , а счетный вход - с выходом четвертого элемента И, первый вход которого соединен с управл ющим входом третьего мультиплексора и с пр мым выводом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И и с первым входом п того элемента И, а вход установки в 1 второго триггера - с выходом переполнени  второго счетчика, информационный

   выход которого соединен с первым информационным входом третьего мультиплексора , а счетный вход - с выходом первого элемента И, второй вход которого соединен с вторым входом четвертого элемента И, с

   0 входом установки в 1 первого триггера и с выходом переполнени  третьего счетчика, счетный вход которого соединен с выходом первого мультиплексора, выход первого регистра соединен с первым входом блока

   5 сравнени , второй вход которого соединен с выходом блока определени  максимального , а выход - с вторыми входами п того и третьего элементов И, выходы которых соединены соответственно с синхровходэми

   0 второго и третьего регистров, выход второго регистра соединен с вторым входом сумматора-вычитател , выход которого соединен с вторым информационным входом третьего мультиплексора, выход которого соединен с

   5 вторым информационным входом второго мультиплексора, второй информационный вход которого соединен с выходом третьего регистра, отличающеес  тем. что, с целью повышени  быстродействи , в него

   0 дополнительно введены два блока формировани  фазовых квадратурных составл ющих , блок фазового сдвига и элемент ИЛИ, первый вход которого соединен с выходом переполнени  третьего счетчика, а второй

   5 вход - с входами обнулени  первого, второго и третьего счетчиков, с входом запуска коррел тора и подключен к входу запуска устройства, вход обнулени  коррел тора соединен с выходом элемента ИЛИ, с входами

   0 обнулени  первого и второго блоков формировани  фазовых квадратурных составл ющих , с входами обнулени  первого и второго блоков пам ти и с входом обнулени  блока фазового сдвига, вход задани  дискрета

   5 фазового сдвига которого соединен с выходом второго мультиплексора, а первый и второй выходы - с первым и вторым информационными входами второй группы коррел тора , первый и второй входы блока

   0 фазового сдвига соединены соответственно с косинусоидальной и синусоидальной составл ющими первого блока пам ти, первый и второй информационные входы которого соответственно соединены с

   5 третьим и четвертым информационными входами второй группы коррел тора и соответственно с первым и вторым выходами первого блока формировани  фазовых квадратурных составл ющих, информационный вход которого соединен с выходом первого

   аналого-цифрового преобразовател , а тактовый вход - с выходом первого мультиплексора , с тактовым входом блока фазового сдвига и с тактовым входом второго блока формировани  фазовых квадратурных составл ющих , информационный вход которого соединен с выходом второго аналого-цифрового преобразовател , а первый и второй выходы соединены соответственно с третьим и четвертым информационным входами первой группы коррел тора и с одноименными информационными входами второго блока пам ти, выход блока определени  максимального соединен с информационным входом первого регистра, синхровход которого соединен с выходом блока сравнени , информационный вход второго регистра соединен с информационным выходом второго счетчика информационный вход третьего регистра соединен с выходом сум- матора-вычитател .
2. 2. Устройство по п.1, о т л и ч а ю щ е е- с   тем, что блок формировани  фазовых квадратурных составл ющих содержит два триггера, четыре элемента И, два злемента НЕ. два регистра и элемент ИЛИ, первый вход которого соединен с выходом первого элемента И, второй вход - с выходом второго элемента И, а выход - со знаковым разр дным входом первого регистра и с входом первого элемента НЕ, выход которого соединен со знаковым разр дным входом второго регистра, выходы первого и второго регистров  вл ютс  одноименными выходами блока, синхровход второго регистра соединен с выходом третьего элемента И, а информационный разр дный вход соединен с информационным разр дным входом первого регистра и  вл етс  информационным разр дным входом блока, второй вход первого элемента И соединен с входом второго элемента НЕ и  вл етс  входом знакового разр да блока, выход второго элемента НЕ соединен с первым входом второго элемента И, второй вход которого соединен с пр мым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И, вход установки в Г первого триггера соединен с инверсным выходом второго триггера и с первым входом четвертого элемента И, а вход установки в О соединен с входом установки в О второго триггера и  вл етс  входом обнулени  блока, вход установки второго триггера соединен с первыми входами третьего и четвертого элементов И и  вл етс  тактовым входом блока, пр мой выход второго триггера соединен с вторым входом третьего элемента И, выход четвертого элемента И соединен с синхровходом

   первого регистра, информационный раз р дный вход блока и вход знакового разр да блока образуют информационный вход блока.
3. 3, Устройство по п.1, о т л и ч а ю щ е ес   тем, что блок фазового сдвига содержит п ть перемножителей, вычитатель, сумматор , узел вычислени  косинуса, узел вычислени  синуса и счетчик, вход обнулени 

   0 которого  вл етс  входом обнулени  блока счетный вход счетчика  вл етс  тактовым входом блока, а выход соединен с первым входом первого перемножител , второй вход которого  вл етс  входом задани  ди5 скрета фазового сдвига блока, а выход соединен с входами узла вычислени  синуса и узла вычислени  косинуса, выход узла вычислени  косинуса соединен с первыми входами второго и третьего перемножите0 лей, первый вход третьего перемножител   вл етс  первым информационным входом блока, а выход соединен с входом уменьшаемого вычитател , выход которого  вл етс  первым выходом блока, а вход вычитаемого

   5 соединен с выходом четвертого перемножител , первый вход которого  вл етс  вторым информационным входом блока и соединен с вторым входом второго перемножител , а второй вход соединен с выходом узла вычис0 лени  синуса и с первым входом четвертого перемножител , второй вход которого подключен к первому информационному входу блока, а выход соединен с первым входом сумматора, второй которого соединен

   5 с выходом второго перемножител , а выход  вл етс  выходом блока.
4. 4. Устройство поп.1,отличающее- с   тем, что коррел тор содержит три триггера , два делител , четыре блока элементов

   0 И, два блока элементов ИЛИ, два регистра, блок перемножителей, блок накоплени  и элемент И, первый вход которого соединен с информационным входом первого делител  и  вл етс  тактовым входом коррел тора,

   5 вход обнулени  первого делител  соединен с входом установки в О первого триггера и  вл етс  входом обнулени  коррел тора, вход установки в 1 первого триггера соединен с выходом первого делител , с вхо0 дом установки в О второго триггера, с синхровходом параллельной записи первого регистра и с входом установки в 1 третьего триггера, вход ус гановки в О которого соединен с выходом второго делител ,

   5 вход обнулени  которого соединен с инверсным выходом третьего триггера, пр мой выход которого соединен с вторым входом первого элемента И. выход которого соединен с информационным входом второго делител  и с синхровходом последовательного сдвига первого регистра выход которого  вл етс  выходом коррел тора , а вход разрешени  последовательного сдвига соединен с пр мым выходом первого триггера, инверсный выход которого соеди- нен с входом разрешени  параллельной записи первого регистра, информационные входы группы которого соединены с соответствующими выходами группы блока накоплени , входы группы которого соеди- нены с соответствующими выходами группы блока перемножителей, входы первой группы которого соединены с соответствующими выходами группы второго регистра, а входы второй группы - с соответствующими выходами группы первого блока элементов ИЛИ, входы первой группы которого соединены с соответствующими выходами первого блока элементов И а входы второй группы соединены с соответствующими вы- ходами второго блока элементов И управл ющий вход которого соединен с управл ющим входом третьего блока элементов И и с инверсным выходом второго триггера , первый и второй входы первого блока

   элементов И и первый и второй входы второго блока элементов И  вл ютс  соответственно первым вторым третьим четвертым информационными входами второй группы коррел тора, управл ющий вход первого блока элементов И соединен с пр мым выходом второго триггера и с управл ющим входом четвертого блока элементов И выходы группы которого соединены с входами первой группы блока элементов ИЛИ, а первый и второй входы четвертого блока элементов И  вл ютс  соответственно третьим и четвертым информационными входами первой (руппы коррел тора первый и второй входы третьего блока элементов И  вл ютс  соответственно первым и вторым информационными входами первой группы коррел тора выходы группы третьего блока элементов И соединены соответственно с входами второй группы второго блока элементов ИЛИ выходы группы которого соединены с соответствующими информационными входами фуппы второго регистра вход установки в 1 второго триггера  вл етс  входом запуска коррел тора

   Фиг. 2

   фиг.З