SU1691768A1 - Измеритель частоты - Google Patents

Abstract

Изобретение относитс  к радиоизмерительной технике и может использоватьс  дл  определени  частоты сигналов при наличии помех. Целью изобретени   вл етс  уменьшение времени измерени  частоты. Измеритель частоты содержит блок аналого-цифрового преобразовани , оперативное запоминающее устройство, блок управлени  и решающий блок. Введение блоков алгебраического суммировани  и формирователей импульсных последовательностей позвол ет исключить операции умножени  при определении частоты, что и обеспечивает сокращение длительности измерени . 3 з.п.ф-лы, 7 ил., 3 табл.

Description

Изобретение относитс  к радиоизмерительной технике и может использоватьс  дл  определени  частоты сигналов при наличии помех.

Целью изобретени   вл етс  уменьшение времени измерени  частоты.

На фиг.1 приведена структурна  схема измерител  частоты; на фиг.2-5 - структурные схемы вход щих в измеритель блоков; на фиг.б - алгоритм работы измерител ; на фиг.7 - вид частотной характеристики.

Измеритель частоты (фиг.1) содержит блок 1 аналого-цифрового преобразовани , оперативное запоминающее устройство (ОЗУ) 2, блоки 3 и 4 алгебраического суммировани , формирователи 5 и 6 импульсных последовательностей, блок 7 управлени  и решающий блок 8, соединенный своим двунаправленным входом через шину 9 адреса с входами блоков 3 и 4 алгебраического суммировани  и адресными входами формирователей 5 и 6 импульсных последовательностей , входы которых с помощью

шины Юданныхобьединены с входом блока Вис выходами блоков 3 и 4 алгебраического суммировани . Входы управлени  знаком суммировани  и вычитани  блоков 3 и 4 подключены к соответствующим выходам формирователей 5 и 6 импульсных последовательностей , входы тактовых и установочных импульсов которых подключены соответственно к выходам тактовых и установочных импульсов блока 7 управлени , соединенного адресным выходом по шине 11 адреса с адресным входом оперативного запоминающего устройства 2. Выход ОЗУ 2 по шине 12 данных объединен с информационными входами блоков 3 и 4 алгебраического суммировани , подключенных установочными и синхронизирующими входами к соответствующим выходам блока 7 управлени , соединенного своим вторым выходом синхронизации с входом синхронизации блока 1 аналого-цифрового преобразовани . Вход блока 1  вл етс  первым входом измерител . Информациейсо

с

о ю

VJ сь

00

ный вход ОЗУ 2 соединен по шине 13 данных с выходом блока 1 аналого-цифрового преобразовани . Выходы и входы управл ющих сигналов решающего блока 8 подсоединены к соответствующим входам и выходам блока 7 управлени , вход Пуск которого  вл етс  вторым входом измерител .

Формирователь импульсных последовательностей (фиг.2) содержит регистр 14 пам ти, делитель 15с переменным коэффициентом делени , регистр 16 пам ти, сумматор 17, мультиплексор 18, регистр 19 пам ти, одновибратор 20, триггер 21, дешифратор 22, элемент И 23, элемент ИЛИ 24 и шины 25-28, причем вход дешифратора 22  вл етс  адресным входом формирователей 5 и б импульсных последовательностей , а первый выход дешифратора 22 подключен к входу записи регистра 16 пам ти , выход регистра 16 через последовательно соединенные сумматор 17, мультиплексор 18 и регистр 19 пам ти подключен к второму входу сумматора 17.

Второй выход регистра 19 подключен через одновибратор 20 к первому входу элемента И 23, второй вход которого  вл етс  входом тактовых импульсов формировател  импульсных последовательностей. Вход регистра 16 пам ти  вл етс  входом формирователей 5 и 6 импульсных последовательностей и объединен с вторым входом мультиплексора 18, входом регистра 14 пам ти и первым входом делител  15 с переменным коэффициентом делени , второй вход которого соединен с выходом элемента И 23, третий вход - с выходом регистра Нпам ти. Вход записи регистра Нподклю- чен к второму входу дешифратора 22, третий выход дешифратора 22 соединен с четвертым входом делител  15 с переменным коэффициентом делени , четвертый выход - с третьим входом мультиплексора 18 и через элемент ИЛИ 24 с входом записи регистра 19 пам ти. Выход делител  15 с переменным коэффициентом делени  подключен к второму входу элемента ИЛИ 24 и входу сброса триггера 21, установочный вход которого  вл етс  входом установочных импульсов формирователей 5 и 6 импульсных последовательностей, а выходы - выходами управлени  знаками суммировани  и вычитани .

Блок 7 управлени  (фиг.З) содержит делитель 20 частоты, дешифратор 30, генератор 31 тактовых импульсов, RS-триггеры 32 и 33, элемент 34 совпадени , счетчик 35 адреса, элемент 36 совпадени , счетчик 37 режимов, элемент ИЛИ 38, элементы 39 и 40 совпадени , элементы ИЛИ 41 и 42 и шину

43, причем первый вход элемента ИЛИ 38  вл етс  входом Пуск блока 7 управлени , выход счетчика 35 адреса  вл етс  адресным входом блока 7 управлени , второй выход счетчика 35 адреса подключен к второму входу элемента ИЛИ 38 и первому входу элемента 34 совпадени , выход которого соединен с вторым входом RS-триггера 32. Выходы RS-триггера 32 и 33 подключены к

0 входам элемента 36 совпадени , а первые входы RS-триггеров 32 и 33 объединены с выходом элемента 36 совпадени  и с входом счетчика 37 режимов, счетный вход которого соединен с выходом элемента ИЛИ 38, а

5 выход с помощью шины 43 - с входом дешифратора 30. Второй вход RS-триггерп 33, третьи входы счетчика 37 режимов и элемента ИЛИ 38  вл ютс  соответственно первым , вторым и третьим входами

0 управл ющих сигналов блока 7 управлени . Выход генератора 31 тактовых импульсов соединен с входом делител  29 частоты и первым входом элемента 40 совпадени , выход которого объединен с первым входом

5 элемента ИЛИ 41, с выходом тактовых импульсов и с выходом синхронизации блока 7 управлени . Первый выход дешифратора 30 соединен с вторым входом элемента ИЛИ 42, выход которого объединен с входом

0 счетчика 35 адреса и выходом установочных импульсов блока 7 управлени , второй выход дешифратора 30 соединен с вторыми входами элемента 40 совпадени  и элемента 34 совпадени , третий и четвертый выход

5 дешифратора 30, соединенный также с первыми входами элемента 39 совпадени  и элемента ИЛИ 42  вл ютс  соответственно первым и вторым выходами управл ющих сигналов блока 7 управлени . Выход эле0 мента 39 совпадени  подключен к второму выходу синхронизации блока 7 управлени  и второму входу элемента ИЛИ 41, выход которого соединен со счетным входом счетчика 35 адреса и  вл етс  первым выходом

5 синхронизации блока 7 управлени .

Решающий блок 8 (фиг.4) содержит микропроцессорный модуль 44 посто нное запоминающее устройство 45, дешифратор

46,оперативное запоминающее устройство 0 47, индикатор 48, контроллер 49 прерывани , клавиатуру 50, шины 9, 10, 51, причем выход модул  44 по шине 9 адреса соединен с входами блоков 45, 46, 47, индикатора 48 и клавиатуры 50, а вход по шине 10 данных

5 - с выходом устройства 45 и входами ОЗУ

47,индикатора 48 и клавиатуры 50, шины 9 и 10  вл ютс  входами решающего блока 8. Второй вход устройства 45 соединен с выходом дешифратора 46, второй выход которого подключен к третьему входу ОЗУ 47,

третьи входы индикатора 48 и клавиатуры 50 через шину 51 управл ющих сигналов соединены с вторым выходом микропроцессорного модул  44, к входам которого подключены выходы контроллера 49 прерывани , входы контроллера 49 прерывани  и третий - п тый выходы микропроцессорного модул  44  вл ютс  входами и выходами управл ющих сигналов решающего блока 8.

Блок алгебраического суммировани  (фиг.5) содержит арифметико-логический блок 52, регистр 53 пам ти, счетчик 54, буферный элемент 55, дешифратор 56 и шины 57-59, причем первый вход арифметико-логического блока 52  вл етс  информационным входом блока алгебраического суммировани , второй вход по шине 57 соединен с выходом регистра 53 пам ти и первым входом буферного элемента 55, выход которого  вл етс  информационным выходом блока алгебраического суммировани . Третий и четвертый входы арифметико- логического блока 52  вл ютс  входами управлени  знаками суммировани  и вычитани  блока алгебраического суммировани , а выход арифметико-логического блока

52по шине 58 подключен к входу регистра

53пам ти, второй выход которого соединен со счетным входом счетчика 54, подключенного по шине 59 к второму входу буферного элемента 55. Второй вход счетчика 54 подключен к установочному входу регистра 53 пам ти,  вл ющемус  входом установочных импульсов блока алгебраического суммировани . Третий вход регистра 53 пам ти  вл етс  тактовым входом блока алгебраического суммировани , третий вход буферного элемента 55 соединен с выходом дешифратора 56, вход которого  вл етс  входом блока алгебраического суммировани .

Сущность технического решени  заключаетс  в использовании алгоритма

а2 ас2 + as2,(1)

где

1 N-1

а« ТГ 2 Si 9C.S, ,(2)

N| 0

N - число точек дискретизированного сигнала;

Si S(t) д (t-i TO) - дискретизированный с интервалом дискретизации Т0 измер емый сигнал;

S(t) - входной сигнал;

9c,Si Qc.s (t) б (t-iTo) - дискретизиро- ванные пр моугольные импульсы со скважностью два и частотой F0;

5 (t-iTo) - дельта-функци ;

9c(t) sign (cos Wo t)

9s(t) sign(sin (DO t)

WQ 2 Л Fo

sign - знакова  функци .

Измерение частоты основано на гом, что весь частотный диапазон от FH до FB разбиваетс  на М точек. Хот , в общем случае , М может быть не равно N, в дальнейшем будем считать М N. В каждой из точек частоты находитс  ап , определ емое по формуле (1). Результат измерени  определ етс  через номер частоты п. соответствующий максимуму an .

Частотна  характеристика алгоритма (1) имеет вид

00

1

ФГлЛ Т (2-1)Qbl (а) ,Ј,(21-1) ю-(21-1)од,

(3)

0 где I 1,2... - целые числа.

Вид Ф(й) приведен на фиг.7. Если в измер емом сигнале присутствует гармоническа  составл юща  полезного сигнапа с доминирующей амплитудой на фоне спект5 ральных составл ющих помех и шумов, то при прохождении всех частотных точек диапазона от FH до FB максимальное значение ап будет однозначно соответствовать частоте полезного сигнала. В ансамбле значений

0 Зп будут промежуточные максимумы, но они будут по величине меньше основного сигнала .

Можно рассмотреть преимущества и недостатки алгоритма (1) по сравнению с

5 классическим спектральным анализом с использованием гармонических опорных сигналов .

При классическом спектральном анализе частотна  характеристика имеет полосу

0 прозрачности только на одной частоте. Частотна  характеристика алгоритма (1) имеет полосы прозрачности на З- i, 5-й и т.д. гармониках . Безусловно, при спектральном анализе это бы привело к искажению спек5 трального состава сигнала, но при решении задачи измерени  частоты эта особенность частотной характеристики алгоритма не приводит к искажени м результата измерени . С другой стороны, применение алго0 ритма (1) существенно упрощает задачу спектра. Функци  gc,s(t) имеет значение ± 1, .т.е. в алгоритме (1) отсутствует операци  перемножени . Кроме того, существенно упрощаетс  операци  формировани  g(|S(t).

5 При классическом спектральном анализе, при котором gc(t) cos C0o t, gc(t) sin n)o t, необходимо формирование значений тригонометрических функций, что требует либо большого времени, либо при предварит ельном формировании требует пам ти большой емкости.

Измеритель частоты работает следующим образом,

В процессе работы измеритель может находитьс  в нескольких режимах, определ емых состо нием счетчика 37 режимов блока 7 управлени . Режимы измерител  показаны в табл.1. Дл  простоты будем обозначать эти режимы по двоичному состо нию счетчика 37 режимов: состо ни  ОО11. 01, 10, 11,

Исходное состо ние 00. В этом случае измеритель частоты находитс  в состо нии ожидани . По приходу импульса Пуск на блок 7 управлени  измеритель частоты переводитс  в режим 01. В этом режиме блок аналого-цифрового преобразовани  осуществл ет преобразование входного сигнала с интервалом дискретизации Т0. Интервал дискретизации выбираетс  исход  из верхней частоты FB частотного диапазона измер емого сигнала. Результат аналого-цифрового преобразовани  из блока 1 по шине 13 подаетс  в ОЗУ 2 и запоминаетс  в его  чейках, адрес которых задаетс  по шине 11 блоком 7 управлени . В блоке 7 управлени  также формируютс  импульсы синхронизации ОЗУ 2.

В ОЗУ 2 накапливаетс  N точек измер емого сигнала. Число точек N выбираетс  исход  из разрешающей способности, св занной с погрешностью измерени  частоты. Общее врем  дискретизации сигнала (врем  накоплени ) равно:

Тн - МТо.(4)

Разрешающа  способность Afp св зана с временем накоплени  соотношением AfP«1/TH.(5)

Отсюда можно получить ориентировочное значение N:

N TH/To 1/Afp -To.(6)

Интервал дискретизации св зан с вахней частотой измер емого частотного диапазона соотношением

To 1/2FB.(7)

После записи в ОЗУ 2 N дискретизиро- ванных точек сигнала процесс накоплени  заканчиваетс , Далее начинаетс  процесс обработки полученной информации, Обработка сигнала, основанна  на алгоритме (1) происходит в блоках 3 и. 4 алгебраического суммировани . Термин алгебраическое суммирование обусловлен тем, что сумми- рование в этом блоке осуществл етс  со знаком плюс или минус.

Знак при суммировании в блоке 3, 4 определ етс  управл ющими сигналами,

поступающими от блоков 5 и 6 - Формирователей импульсных последовательностей. Прежде чем начнетс  процесс алгебраического суммировани , блоком 7 упрэвлени  формируетс  режим 10, в котором осуществл етс  предварительна  установка начальных состо ний регионов пам ти 14, 16, 19 и делител  15 с переменным коэффициентом делени  формирователей 5 и 6.

0Коды начальных состо ний вычисл ютс  в решающем блоке 8, причем коды дл  первой частоты вычисл ютс  заранее и течение времени, пока осуществл етс  аналого-цифровое преобразование сигнала. В

5 этом же режиме осуществл етс  сброс и нулевое состо ние регистров 53 пам ти блоков 3, 4 алгебраического суммировани  и триггеров 21 формирователей 5, 6 импульсных последовательностей. Кроме того, в

0 этом режиме осуществл етс  ч гение регистров 53 пам ти блоков 3 и 4 алгебраичес ого суммировани  (запись информации из регистров 53 пам ти блоков 3 и 4 алгебраического суммировани  в ОЗУ 47 решающего

5 блока 8).

После выполнени  указанных операций сигналом с решающего блока 8 измеритель частоты через блок 7 управлени  перевод т в режим 11, в котором формирователи 5 и

0 6 импульсных последовательностей начинают формировать импульсы управлени  знаком суммировани  и вычитани  в блоках 3 и 4 алгебраического суммировани .

Синхронизирующие импульсы на блоки

5 3 и 4 алгебраического суммировани  и формирователи 5 и 6 импульсных последовательностей формируютс  в блоке 7 управлени . Одновременно с тактом суммировани  в блоках 3 и 4 происходит измэне0 ние адреса ОЗУ 2.

В этом же режиме 11 в течение времени , пока в блоках 3 и 4 алгебраического суммировани  выполн ютс  операции суммировани , в решающем блоке 8 вы5 полн ютс  операции квадратичного суммировани  кодов результатов предыдущей операции алгебраического суммировани , а также вычисление исходных данных дл  следующей частоты. На первом такте

0 вычисление квадратичной суммы осуществл етс  формально, так как предыдущее- состо ние регистров 53 пам ти блоков 3 и 4 алгебраического суммировани  равно нулю. Но дл  формализации выполнени  режимов

5 така  операци  целесообразна В этом же режиме 11 осуществл етс  сравнение полученного значени  квадратичной суммы с максимальным значением этой суммы. Максимальное значение этой суммы хранитс  в одной из  чеек РЗУ 47 решающего

блока 8. При равенстве текущего значени  квадратичной суммы и максимального значени  этой суммы состо ние  чейки пам ти, в которой записано максимальное значение квадратичной суммы, не измен етс . В исходном состо нии максимальное значение квадратичной суммы равно нулю.

После окончани  алгебраического суммировани  в блоках 3 и 4 алгебраического суммировани  N кодов, записанных в ОЗУ 2, и окончани  вычислени  в решающем блоке 8 квадратичной суммы и исходных данных дл  следующей частоты измеритель частоты через блок 7 управлени  переводитс  в режим 10 и начинают выполн тьс  операци  этого режима.

Далее процесс циклически повтор етс  в соответствии с алгоритмом работы решающего блока 8 (см.фиг.6) до перебора N частот . После этого результат измерени  поступает на индикацию в решающий блок 8, а режим работы измерител  частоты через блок 7 управлени  переходит в режим ожидани  00 до поступлени  следующего импульса Пуск.

Рассмотрим работу блоков, вход щих в состав измерител  частоты.

Блок 7 управлени  (фиг.З). Основными узлами блока 7 управлени   вл ютс  счетчик 35 адреса и счетчик 37 режимов. В исходном состо нии сиетчик 37 режимов находитс  в состо нии 00. Сброс в это состо ние осуществл етс  импульсами от решающего блока 8. Состо ние 00 счетчика 37 режимов дешифруетс  дешифратором 30 и потенциал с его выхода ч.ерез элемент ИЛИ 42 поступает на блоки 3 и 4 алгебраического суммировани  и формирователи 5 и 6 импульсных последовательностей. Запуск измерительного цикла осуществл етс  импульсом Пуск, который поступает через элемент ИЛИ 38 на счетный вход счетчика 37 режимов и переводит его в состо ние 01, которое определ ет режим 01 измерител  частоты.

Состо ние 01 счетчика 37 режимов дешифруетс  дешифратором 30. Потенциал с выхода дешифратора 30 поступает на решающий блок 8 через элемент ИЛИ 42 на блоки 3 и 4 алгебраического суммировани  и фор- мирозатели 5 и 8 импульсных последовательностей дл  сброса в нулевое состо ние регистра 53 пам ти блоков 3 и 4 триггера 21 формирователей 5 и 6. Кроме того, этим потенциалом открываетс  элемент 39 совпадени , через который импульсы синхронизации поступают на блок 1 аналого-цифрового преобразовател  и через элемент ИЛИ 41 - на ОЗУ 2 и на счетный вход счетчика 35 адреса.

Счетчик 35 адреса, кодовое состо ние которого по шине 11 адреса поступает на ОЗУ 2, определ ет адрес  чейки ОЗУ 2, в которую записываетс  i-й результат анало- го-цифрового преобразовани  - см. формулу (2). Емкость счетчика 35 равна N. По окончании режима 01 (аналого-цифрового преобразовани ) счетчик 35 переполн етс , на его выходе формируетс  импульс, кото0 рый через элемент ИЛИ 38 переводит счетчик 37 режимов в состо ние 10. Состо ние 10 счетчика 37 дешифруетс  дешифратором 30 и потенциал с его выхода поступает на решающий блок 8. В режиме 10 реша5 ющий блок выполн ет запись исходных состо ний в регистры 14, 16. 19 пам ти и делитель 15 с переменным коэффициентом делени  формирователей 5 и 6 импульсных последовательностей, а также чтение реги0 стров 53 блоков 3 и 4 алгебраического суммировани .

После окончани  этих операций решающий блок 8 формирует импульс, который поступает через элемент ИЛИ 38 на счегчик

5 37 режимов и переводит счетчик 37 в очередное состо ние 11. Это состо ние дешифруетс  дешифратором 30. Потенциал с выхода дешифратора 30 з этом состо нии открывает элемент 34 совпадени , элемент

0 40 совпадени , через который импульса от генератора 31 тактовых импульсов поступают на блоки 3 и 4 алгебраического суммировани  и формирователи 5 и 6 импульсных последовательностей, а также через эпе5 мент ИЛИ 41 на ОЗУ 2 и на счетный иход счетчика 35 адреса.

Счетчик 35 адреса, как и в режиме 01, определ ет адрес  чейки ОЗУ 2, с которой в этом режиме считываетс  информаци  и по

0 шине 12 передаетс  на блоки 3 и 4 алгебраического суммировани . После считывани  всех N  чеек ОЗУ 2 счетч1 . 35 адреса переполн етс , на его выходе формируетс  импульс, который через элемент 34 совпаде5 пи  переводит RS-триггер 32 в состо ние 1. В режиме 11, как указывалось, элемент 34 совпадени  открыт. Далее состо ние счетчика 37 режимов измен етс  либо на состо ние 00, если импульс на RS-триг0 rep 33 от решающего блока 8 ещё не пришел , либо на состо ние 10, если импульс .решающего блока 8 пришел. В любом случае счатчик 37 режимов выходит из состо ни  11 и элемент 40 совпадени 

5 закрываетс . Состо ние счетчикз 35 адреса фиксируетс  в нулевом состо нии. С приходом импульса от решающего блока 8, ко- торый сигнализирует об окончании вычислени  квадратичной суммы, сравнени  с максимальным значением и вычислени  исходных данных дл  (п+1) частоты, RS- триггер 33 переводитс  в состо ние 1. По совпадению состо ний RS-триггеров 32 и 33 на выходе элемента 36 совпадени  формируетс  импульс, который устанавлиоает счетчик 37 режимов в состо ние 10, а также переводит RS-триггеры 32 и 33 в состо ние О.

После перехода счетчика 37 режимов в состо ние 10 измеритель частоты переводитс  в режим 10 и цикл повтор етс .

Формирователь импульсных последовательностей (фиг.2). До начала активной работы в формировател х 5 и 6 импульсных последовательностей осуществл етс  установка исходных данных (режим 10 измерител  частоты). Исходные данные вычисл ютс  в решающем блоке 8 и определ ютс  номером анализируемой частоты.

В регистр 14 пам ти вводитс  код, равный Т/2Т0 - целой части отношени  Т/2Т0, где Т 1 /Fo - период анализируемой частоты; То - интервал дискретизации, в регистр 16 пам ти вводитс  код {Т/2Т0} - дробной части отношени  Т/2Т0. Коды, вводимые в регистр 19 пам ти и делитель 15 с переменным коэффициентом делени , завис т от но- мера формировател  импульсных последовательностей. В регистре 19 и делителе 15 формирователи 5 импульсной последовательности (назовем формирователем синфазного канала) ввод тс  соответственно коды {Т/4Т0} и нулевой. В формирователь 6 импульсной последовательности (назовем формирователем ортогонального канала) в регистр 19 пам ти вводитс  код {Т/4Т0} - дробной части отношени  ЗТ/4Т0, а в делитель 15 вводитс  код Т/4Т0 - целой части Т/4Т0.

Ввод исходных данных осуществл ет-,-. от решающего блока по шине 10 данных о регистры пам ти 14,16 и делитель 15 непосредственно , а в регистр 19 пам ти мультиплексор 18. Выбор соответствующего элемента, в который записываютс  данные , осуществл етс  дешифратором 22, на вход которого поступает информаци  об адресе по шине 9 адреса от решающего блока 8. Синхронизирующий импульс записи данных на регистр 19 пам ти поступает через элемент ИЛИ 24.

После перевода измерител  частоты в режим 10 нз вход делител  15 с переменным коэффициентом делени  через элемент И 23 поступают тактовые импульсы от блока 7 управлени . Делитель 15 имеет коэффициент делени , равный Т/2Т0. В синфазном канале первый импульс на выходе делител  15 по вл етс  через Т/2Т0. Этот импульс поступает на триггер 21 исходное состо ние которого соответствует 1, переводит его в состо ние О (формируетс  перва  полуволна опорного сигнала), а также поступает через элемент ИЛИ 24 на синхронизацию регистра 19 пам ти. В регистр 19 пам ти этим импульсом записываетс  код, равный сумме {Т/2Т0} + {Т/2Т0}. Если эта сумма по величине больше 1, то возникает импульс переноса на выходе регистр;) 19

0 пам ти, который вбзбуждает одновибратор 20. На выходе одновибратора 20 формируетс  импульс, пергкрыззющий прохожде-- ние через элемент И 23 одного тактового импульса. Таким образом, на выходе дели5 тел  15 очередной импульс возникает через Т/2То + 1 тактовых импульсов (отрицательна  полуволна опорного сигнала). Если сумма {Т/2Т0} + {Т/2Т0} меньше по значению 1, то импульса переноса с выхода регистра 19

0 пам ти не возникает и очередной импульс возникает через T/2T0j тактовых импульсов . В результате такого взаимодействи  импульсов на выходе триггера 21 будут формироватьс  полуволны опорного сигнала,

5 управл ющие суммированием на плюс или на минус кодов, записанных в  чейках п.эм - ти ОЗУ 2.

Дл  примера рассмотрим процесс формировани  полуволн опорного сигнала (уп0 равл ющих импульсов с выхода триггера 21) дл  Т/То 5,25; т.е. Т/2Т0 2,625: Т/4Т0 1,3125; Т/2Т0 2; {Т/2Т0} 0,625; Т/4Т0 1; Ш4Т0} 0,3125. Результаты расчета синфазного канала приведены в табл.2.

5 Дл  ортогонального канала должны формироватьс  пр моугольные импульсы с полуволнами, по длительности равными Т/2Т0, но сдвинутыми относительно тактовых импульсов на Т/4Т0, т.е. первый им0 пульс на выходе делител  15 должен по вл тьс  через Т/4Т0 тактовых импульсов , второй - через Т/4Т0 + Т/2Т0 тактовых импульсов, j-й через Т/4Т0 - jT/2T0 тактовых импульсов.

5

Именно так формируютс  импульсы в формирователе импульсной последовательности ортогонального канала.

Продолжим пример. В регистр 19 лам 0 ти формировател  6 импульсной последовательности этого канала вводитс  код {Т/4Т0} 0,3125, а исходное состо ние делител  15 соответствует Т/4Т0 1. Учитыва , что коэффициент делени  делител  15

5 равен Т/2Т0 2, первый импульс нз выходе делител  15 будет при воздействии первого тактового импульса. Этот импульс запишет в регистр 19 пам ти код числа 0,3125 + +0,625 0,9375, т.е. на выходе регистра 19 пам ти импульс переполнени  но сФормируетс . Второй импульс на выходе делител  15 по витс  через два тактовых импульса.

В табл.3 приведены результаты расчета дл  шести полуволн опорного сигнала.

Импульсы с выхода делител  15. соответствующие моментам окончани  полуволн опорного сигнала, поступают на счетный триггер 21, формирующий импульсы управлени  знаком суммировани  кодое дискретизированного измер емого сигнала . Операци  суммировани  выполн етс  в блоках 3 и 4 алгебраического суммировани .

Блок алгебраического суммировани  (фиг.5). Блоки 3 и 4 алгебраического суммировани  должны выполн ть суммирование кодов дискретизированного измер емого сигнала, хран щегос  в  чейках ОЗУ 2, причем суммирование должно осуществл тьс  с учетом знака. Сигнал управлени  знаком формируетс  в формировател х 5 и 6 импульсных последовательностей. Дл  выполнени  операции суммировани  с учетом знака примен етс  арифметико-логический блок 52, в качестве которого может быть использована микросхема К155 ИПЗ. На вход арифметико-логического блока 52 по шинам 12 и 57 поступают коды от ОЗУ 2 и от регистра 53 пам ти. В регистре 53 пам ти хранитс  информаци  о результате суммировани , котора  поступает по шине 58 и записываетс  в регистр 53 пам ти при поступлении информации от блока 7 управлени . После очередного суммировани  происходит изменение адреса ОЗУ 2, код которого формируетс  счетчиком 35 адреса блока 7 управлени  и поступает по шине 11 на ОЗУ 2. Дл  уменьшени  разр дности регистра 53 пам ти и арифметико-логического блока 52 введен счетчик 54. На вход счетчика 54 поступает импульс в момент поступлени  синхронизирующего импульса на синхронизирующий вход регистра 53 пам ти в случае, если с выхода арифметико-логи- ческого блока 52 поступает сигнал переноса. В этом случае разр дность регистра 53 пам ти и арифметико-логического блока 52 можег быть равной оазр дности кода, поступающего с ОЗУ 2.

Перед началом суммировани  (режим работы измерител  частоты 11) регистр 53 пам ти сбрасываетс  в нулевое состо ние (сброс осуществл емс  в режиме 10, предшествующем режиму 11). По окончании выполнени  операции суммировани  информаци  из регистра 53 пам ти и счетчик 54 через буферный элемент 55 по шине-10 поступает в решающий блок 8. Информаци  на буферный элемент 55 поступает по шинам 57 и 59, Перезод буферного элемента 55

в активное состо ние передачи информации осуществл етс  дешифратором 56. на вход которого подводитс  шина адреса 9 от решающего блока 8.

Решающий блок 8 (фиг.4). Решающий

блок 8 может быть реализован в виде микропроцессорной системы, включающей все типовые ее элементы: микропроцессорный модуль 44, посто нное запоминающее уст0 ройство 45, оперативное запоминающее устройство 47, дешифратор 46 адреса, контроллер 49 прерываний, шины 9 и 10 адреса и данных, индикаторный узел 48, клавиатуру 50 с контроллером клавиатуры,

5 шину 51.

Работа решающего блока осуществл етс  в соответствии с алгоритмом работы (фиг.6). После включени  измерител  частоты сначала осуществл етс  ввод данных о

0 параметрах частоты измер емого сигнала: нижней и верхней частоте, шаге измерени  частоты. Эти данные в общем виде могут быть записаны в устройство 45 заранее. В это врем  или после ввода формируютс 

5 импульсы, устанавливающие счетчик 37 режимов блока 7 управлени  в состо ние 00. После поступлени  на бпок 7 управлени  импульса Пуск измеритель частоты переводитс  в режим 01. В этом режиме

0 от блока 7 управпени  на контроллер 49 прерываний поступает сигнал запроса прерываний и решающий блок 8 переходит в режим вычислени  исходных данных дл  первой частоты опорного сигнала. После

5 окончани  режима 01 измеритель частоты переходит з режим 10. В этом режиме из блока 7 управлени  на контроллер 49 прерываний поступает сигнал запроса прерываний . В этом режиме решающий блок 8

0 осуществл ет ввод исходных данных в формирователи 5 и 6 импульсных последовательностей и после этого - чтение (запись информации з ОЗУ 47) регистра 53 пам ти. По окончании этих операций микропроцес5 сорный модуль 44 формирует сигнал готовности - окончани  вычислени  данных операций. По этому сигналу измеритель частоты переходит в режим 11. В этом режиме решающий блок 8 выполн ет вычисление

0 квадратичной суммы, сравнение вычисленного значени  квадратичной суммы с макси- .мальным значением, запоминание текущего максимального значени  и номера частоты, который соответствует текущему мэксмму5 му, выбор следующей часто ты и вычисление дл  нее исходных данных.

По окончании этих операций микропроцессорный модуль 44 формирует сигнал готовности , который поступает на блок 7 управлени .

По окончании перебора всех N частотных точек микропроцессорный модуль 44 отправл ет полученный результат измерени  значени  частоты, соответствующий максимуму квадратичной суммы, на индикацию в решающий блок 8 и формирует сигнал окончани  измерени  частоты. Этот сигнал поступает на блок 7 управлени  и срабатывает счетчик 37 режимов в состо ние 00,

Точность измерени  частоты определ етс  шагом- измерени  частоты и шумовой составл ющей. Если шумова  составл юща  меньше шага измерени  частоты, то точность измерени  частоты может быть повышена алгоритмическим путем без изменени  структурной схемы измерител . Точность измерени  может быть повышена, например, путем вычислени  разностей квадратичных сумм или корней из квадратичных сумм с последующим использованием интерпол ции.

Продолжим сравнение времени измерени  известного способа, основанного на классическом спектральном анализе,и способа , по которому реализован предложенный измеритель.

Пусть N 103. При анализе одной частоты требуетс  выполнить N умножений и суммирований . С учетом анализа N частот при использовании БПФ врем  увеличиваетс  в IgN раз. При использовании дл  выполнени  вычисленных операций и операций формировани  функций синуса и косинуса микропроцессоров серии К580 операци  умножени  и суммировани  будет составл ть 200 мкс, Тогда на измерение частоты в этом случае потребуетс  врем  Тизм

9ПП N InM 1ГГ6 «9ПП 1П3 1П 1ГУ6

N ЧдМ «200 10° -.10

200 2, с.

В описанном устройстве врем  измере ни  определ етс  операцией суммировани . Врем  на выполнение этой опера ими при использовании БИС серии 155 состаз  - етО,1 мкс. На выполнение измерени  частоты в этом случае требуетс  врем  пор дка N2 0,1 0,1, с, что более чем на пор док меньше времени измерени  при использовании классического спектрального анализа.

Таким образом, измеритель частоты позвол ет уменьшить врем  измерени  за счет исключени  операций умножени  при определении частоты.

Claims (4)

1. Измеритель частоты, содержащий блок аналого-цифрового преобразовани , решающий блок, оперативное запоминающее устройство и блок управлени , первый выход синхронизации которого подключен

к входу синхронизации оперативного запоминающего устройства, отличаю щий- с   тем, что, с целью уменьшени  времени измерени , в него дополнительно введены

первый и второй блоки алгебраического суммировани , первый и второй формирователи импульсных последовательностей, причем информационный и адресный входы оперативного запоминающего устройства

0 подключены соответственно к выходу блока аналого-цифрового преобразовани  к адресному выходу блока управлени , а выход объединен с информационными входами первого и второго блоков алгебраического

5 суммировани , входы которых объединены друг с другом, двунаправленным входом решающего блока и адресными входами первого и второго формирователей импульсных последовательностей, выходы первого и

0 второго блоков алгебраического суммировани  объединены друг с другом, входом решающего блока и входами первого и второго формирователей импульсных последовательностей , выходы управлени 

5 знаками суммировани  и вычитани  которых подключены к входам управлени  знаками суммировани  и вычитани  одноименных входов блоков алгебраического суммировани , второй выход синхрони0 зации блока управлени  соединен с входом синхронизации блока аналого-цифрового преобразовани , выходы тактовых и установочных импульсов блока управлени  подключены к соответствующим входам

5 первого и второго блоков алгебраического суммировани  и первого и второго формирователей импульсных последовательностей , а первый и второй выходы и первый, второй, третий входы блока управлени  под0 ключены соответственно к первому и второму входам и первому, второму, третьему выходам решающего блока, выход которого  вл етс  выходом измерител  частоты, первый и второй входы измерител   вл ютс 

5 соответственно входом блока аналого-цифрового преобразовани  и входом Пуск блока управлени .

2. Измеритель частоты по п. 1, о т л и ч а- ю щ и и с   тем, что формирователь импуль0 сных последовательностей содержит первый , второй и третий регистры пам ти. делитель с переменным коэффициентом делени , сумматор, мультиплексор, однозиб- ратор, триггер, дешифратор, элемент И и

5 элемент ИЛИ, причем вход дешифратора  вл етс  адресным входом формировател  импульсных последовательностей, а его первый, второй, третий и четвертый выходы подключены соответственно к входам записи второго и первого регистров пам ти четвертому входу делител  с переменным коэффициентом делени  и третьему входу мультиплексора, выход второго регистра пам ти через последовательно соединенные сумматор, мультиплексор и третий регистр пам ти подключен к второму входу сумматора, вход второго регистра пам ти  вл етс  входом формировател  импульсных последовательностей и объединен с вторым входом мультиплексора, первым входом делител  с переменным коэффициентом делени  и входом первого регистра пам ти, выход которого подключен к третьему входу делител  с переменным коэффициентом делени , второй выход третьего регистра пам ти через одновибратор соединен с первым входом элемента И, второй вход которого  вл етс  входом тактовых импульсов формировател  импульсных последовательностей , а выход подключен к второму входу делител  с переменным коэффициентом делени , выход которого объединен со счетным входом триггера и вторым входом элемента ИЛИ, вход установки триггера  вл етс  входом установочных импульсов формировател  импульсных последовательностей, а выходы триггера - выходами управлени  знаками суммировани  и вычитани  формировател  импульсных последовательностей, выход элемента ИЛИ соединен с входом записи третьего регистра пам ти.

3. Измеритель частоты поп.1,отлича- ю щ и и с   тем, что блок управлени  содержит делитель частоты, дешифратор, генератор тактовых импульсов, первый и второй RS-триггеры, первый, второй, третий и четвертый элементы совпадени , счетчик адреса, первый, второй и третий элементы ИЛИ и счетчик режимов, причем выходы первого и второго RS-триггеров соединены с входами второго элемента совпадени , а первые входы объединены с выходом второго элемента совпадений и первым входом счетчика режимов, выход которого подключен к входу дешифратора, выход генератора тактовых импульсов через последовательно соединенные четвертый элемент совпадени  и второй элемент ИЛИ подключен к счетному входу счетчика адреса,  вл ющемус  первым выходом синхронизации блока управлени , четвертый выход дешифратора ,  вл ющийс  вторым выходом управл ющих сигналов блока управлени , объединен с первым входом третьего элемента ИЛИ и через третий элемент совпадени  подключен к второму входу второго элемента ИЛИ,

который  вл етс  вторым выходом синхронизации блока управлени , первый выход дешифратора подключен к второму входу третьего элемента ИЛИ, выход которого соединен с входом счетчика адреса и  вл етс  выходом установочных импульсов блока управлени , выход генератора тактовых импульсов через делитель частоты подключен к второму входу третьего элемента совпадени , второй выход дешифратора объединен с вторым входом четвертого элемента совпадени  и вторым входом первого элемента совпадени , выход которого соединен с вторым входом первого RS-триггера, а первый

вход объединен с вторым выходом счетчика адреса и вторым входом первого элемента ИЛИ, третий выход дешифратора  вл етс  первым выходом управл ющих сигналов блока управлени , а второй вход второго

RS-триггера, третий вход счетчика режимов и третий вход первого элемента ИЛИ  вл ютс  соответственно первым, вторым и третьим управл ющими входами блоке управлени , первый вход первого элемента

ИЛИ  вл етс  входом Пуск блока управлени , а выход подключен к счетному входу счетчика режимов, выход четвертого элемента совпадени   вл етс  выходом тактовых импульсов блока управлени .

4. Измеритель частоты по п. 1, о т л и ч а- ю щ и и с   тем, что блок алгебраического суммировани  содержит последовательно соединенные арифметико-логический блок

и регистр пам ти, выход которого объединен с первым входом буферного элемента и вторым входом арифметико-логического блока, счетчик, дешифратор, причем первый вход арифметико-логического блока  вл етс  информационным входом блока алгебраического суммировани , выходом которого  вл етс  выход буферного элемента, третий и четвертый входы арифметико-логического блока  вл ютс  входами управлени  знаками суммировани  и вычитани  блока алгебраического суммировани , входы тактовых и установочных импульсов которого служат соответствующими входами регистра пам ти , второй выход регистра пам ти подключен к счетному входу счетчика, вход установочных импульсов которого объединен с одноименным входом регистра п.эм - ти, а выход соединен с вторым входом буферного элемента, выход дешифратора

подключен к третьему входу буферного элемента , а вход  вл етс  входом блока алгебраического суммировани .

Таблица 1

Код режима (состо ние счетчика режима

Операции, которые осуществл ютс  в данном режиме

00

Режим ожидани . Сброс счетчика 35 адреса в нулевое состо ние

1

0

1

Режим АЦП. Накопление информации в ОЗУ 2. Вычисление в блоке 8 исходных данных дл  первой частоты . Сброс регистра 53 пам ти блоков 3 и 4 в Hyneeqe состо ние и триггера 21 блоков 5 и 6 в состо ние 1, Ввод исходных данных дл  п-й частоты. Запись информации из регистров 53 пам ти блоков 3 и 4 в ОЗУ 47 блока 8.

Режим алгебраического суммировани . Взаимодействуют блоки 7, 3 и 4, 5 и 6,2.

Одновременно в блоке 8 вычисление квадратичной суммы (п-1) частоты, сравнение результата вычислени  с максимальным значением квадратичной суммы, вычисление исходных данных дл  (п-Н) частоты.

Услови  при которых осуществл етс  переход в данный режим

После включени  измерител . Переход в состо ние осуществл етс  по сигналам из решающего блока 8. После окончани  измерени  частоты Поступление импульса Пуск

После окончани  режима 01 или кроме того после окончани  режима 11

После окончани  режима 10

Таблица 2

Таблица 3

Bxodl

,ПуСК

Вход 2

Фиг.

фиа.2

Выход

П

ft

фцё.З

Kl

tit

ЩигМ

55

1L

59

56

J

От7

Oml

От 5,6 От 5,6

Фи.5

Начало

ввод данных о нижней и верхней час/по/ле диапазона, шаге изменени  час/ а/пы

Формирование сигнала установки сче/лчиш режг/- мов блока 7 S нулевое сос/ло ние

выбор первой /0с/77о/т7Ал S6t4UC/feHuefr/ To t Г/4Т0, {Г/гГо},{Г#Ъ.

Сброс счетчика режимов б йла/се 7у/7раЈлем  Ј нулевое coe/ло нуе

ввод данных в решающий олокиз 6 /io#a алгеброй- ческого су/ мироЈани 

вь/иисленае хвадр. суммы

Сравнение вычисленного значени  кЗадр. суммы со значением , соответствующимлредб/дущему максимуму

Запоминание ма сиг   с/ юс/тго/ ь/, хо/пора  соо/ - ветс/ вуе/т махси/ /уму

выбор следующей уас/п /пы, вб/щмеме

r/гго, , {г/гто1 {т1ито}

Hem .

Фиг. 6

/iW

5f0