SU1109760A1 - Устройство дл спектрального анализа с посто нным относительным разрешением - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА С ПОСТОЯННЬМ ОТНОСИТЕЛЬНЫМ .РАЗРЕШЕНИЕМ, содержащее первый блок дискретизации, информационный выход которого подключен к информационному входу первого блока пам ти, информационный выход которого соединен с входом реальной части процессора быстрого преобразовани  Фурье, информационный выход которого подключен к информационному входу первого арифметического блока, информационный выход которого подключен к информационному входу второго блока пам ти, информационный выход которого соединен с информационным входом второго арифметического блока, информационный выход которого  вл емс  информа-ционным выходом устройства, информационный вход первого блока дискретизации  вл етс  информационным входом устройства, выход синхронизации процессора быстрого преобразовани  Фурье подключен к входу синхронизации первого арифметического блока, о тличающеес  тем, что, с целью сокращени  объема аппаратуры. оно содержит второй блок дискретизации и третий блок пам ти, информационный выход которого подключен к вхоцу мнимой части процессора быстрого преобразовани  Фурье, информационные входы второго и первого блоков дискретизации объединены, причем блок управлени  содержит два делител  частоты, генератор тактовых импульсов , шесть счетчиков, ;а;ва коммутатора , элемент И, триггер, два узла сравнени , умножитель, регистр и узел формировани  управл ющих импульсов , причем выход первого делител  ;частоты соединен с управл ющим вхо .дом второго блока дискретизации и адресным входом третьего блока па (/} м ти и подключен к младшим разр дам управл ющего входа первого коммутаС тора, пэрвому входу элемента И и тактовому входу первого счетчика, информационный выход которого подключен к первому входу первого коммутатора, выход которого соединен с управл ющими входами первого и третьего блоков пам ти и входом записи информа;о ции процессора быстрого преобразовани  Фурье, выход второго,делител  05 . частоты соединен с тактовым входом первого делител  частоты, старшими разр дами управл ющего входа первого коммутатора, вторым входом элемента И и тактовым входом второго счетчика, информационный выход которого подключен к второму входу первого коммутатора , третий вход которого соединен с информационным выходом третьего счетчика, тактовый вход которого подключен к выходу элемента И, третий вход которого объединен с установочным входом третьего счетчика и

Description

подключен к выходу триггера, входы установки в 1 и О которого соединены с выходами старших разр дов соответственно второго и третьего счетчиков, выход генератора тактовых импульсов подключен к тактовому вход второго делител  частоты, четвертому входу элемента И,старшие разр ды управл ющего входа второго коммутатора объединены с входом разрешени  записи четвертого счетчика, с младшими разр дами управл ющего входа второго коммутатора и тактовым входом п того счетчика, информационный выход которого подключен к первому входу второго узла сравнени , первьй выход которого соединен с адресным входом второго блока пам ти, тактовый вход четвертого счетчика объединен с тактовьм входом шестого счетчика , информационный выход которого объединен с третьим выходом узла формировани  управл ющих импульсов, выходом первого узла сравнени  и подключен к входу синхронизации второго арифметического блока,выход второго коммутатора подключен к информационному входу регистра,информационный выход которого соединен с первым входом умножител , вторым входом первого узла сравнени  и информационным входом четвертого счетчика, первый вход второго коммутатора подключен к выходу умножител , второй вход которого объединен с вторым входом второго коммутатора, вторым входом второго узла сравнени , управл ющими входами первого и второго делител1ей частоты и  вл етс  входом задани  параметров устройства, тактовый вход п того счетчика объединен с установочным входом шестого счетчика и соединен с выходом окончани  вычислений второго арифметического блока, выход генератора тактовых импульсов объединен с выходом элемента И, выходом триггера и подключен к входу синхронизации процессора быстрого преобразовани  Фурье, причем узел формировани  управл;1ющих импульсов содержит два элемента И, элемент НЕ, элемент ИЛИ, две дифференцирующие цепочки, формирователь импульсов и триггер, выход которого соединен с первым входом формировател  импульсов и установочным входом четвертого

счетчика, второй вход формировател  импульсов соединен с первым выходом второго узла сравнени , первый выход формировател  импульсов- с первым входом первого элемента И, выход которого объединен с информационным выходом четвертого счетчика

и подключен к управл ющему входу второго блока пам ти и первому входу первого узла сравнени , вход установки в О триггера соединен с выходом окончани  вычислений процессора быстрого преобразовани  Фурье, вход установки в триггера объединен с входом первой дифференцирующей цепочки, третьим входом формировател  импульсов, вторым входом первого элемента И, установочным входом п того счетчика и соединен с вторым выходом второго узла сравнени , первый и второй входы второго элемента И соединены соответственно с выходом первого угл-а сравнени  и выходом окончани  вычислений второго арифметического блока, выход второго элемента И соединен с тактовым входом четвертого счетчика, выход эле- мента ИЛИ - с входом разрешени  записи четвертого счетчика, первый вход элемента ИЛИ - с выходом элемента НЕ, вход которого подключен

к выходу первой дифференцирующей цепочки, второй вход элемента ИЛИ соединен с выходом второй дифференцирующей цепочки,вход которой соединен с выходом генератора тактовых импульсов.

Изобретение относитс  к вычислительной технике, а именно к устройствам спектрального анализа, и предназначено дл  измерени  спектров широкополосных сигнадов с частотным

разрешением, пропорциональным средней частоте спектральной линии , в частности дл  октавного, третьоктавного и т.п. анализа . Известно устройство цифрового спектрального анализа, состо щее из блока дискретизации, процессора быстрого преобразовани  Фурье, выходного арифметического блока Щ. Недостаток дднного устройства получение спектров только с равномерным разрешением. Наиболее близким к изобретению по технической сущности  вл етс  устройство, позвол ющее формировать спектры с посто нным относительным разрешением, содержащее процессор быстрого преобразовани  Фурье, блок оперативной пам ти, блок посто нной пам ти, арифметический блок, блок формировани  адресов, накапливающий сумматору блок делени , блок синхрони ции и управлени , причем входом устрой ства  вл етс  вход процессора быстрого преобразовани  Фурье, выход ко торого соединен с входом блока опер тивной пам ти, выход которой соединен с первым входом блока умножени  второй вход которого соединен с выходом блока посто нной пам ти, а выход -,с входом накапливающего сум матора, выход которого соединен с первым входом блока делени , второй вход которого соединен с третьи выходом блока формировани  адресов, а выход  вл етс  выходом устройства и, кроме того, выходы блока синхронизации соединены с управл ющими входами оперативной и посто нной пам ти, блока формировани  адресов, накапливающего сумматора и блока делени  12. Недостатком известного устройств  вл ютс  значительные аппаратурновременные затраты при выполнении быстрого,преобразовани  Фурье при спектральном анализе с посто нным относительным разрешением широкополосных сигналов из-за большой избыточности по разрешению в области ве них частот спектра при удовлетвор ющей стандартам, точности и разреша щей способности в области нижних частот Цель изобретени  - сокращение объема аппаратуры. Поставленна  цель достигаетс  те что устройство дл  спектрального анализа с посто нным относительным разрешением, содержащее первый блок дискретизации, информационный выход которого подключен к информационному входу первого блока пам ти, ин формационнмй выход которого соединен С входом реальной части процессора быстрого преобразовани  Фурье, информационный выход которого подклю-. . чен к информационному входу первого арифметического блока, информационный выход которого подключен к информационному входу второго блока пам ти, информационный выход которого соединен с информационным входом второго арифметического блока, информационный выход которого  вл етс  информационным выходом устройства, информационный вход первого блока дискретизации  вл етс  информационHbiM входом устройства, выход синхронизации процессора быстрого преобразовани  Фурье подключен к входу синхронизации первого арифметического блока, содержит второй блок дискретизации и третий блок пам ти, информационный выход которого подключен к входу мнимой части процессора быстрого преобразовани  Фурье, информационные входы второго и первого блоков дискретизации объединв ны , причем блок управлени  содержит два делител  частоты, генератор тактовых импульсов, шесть счетчиков, два коммутатора, элемент И, триггер, два узла сравнени , умножитель, регистр и узел формировани  управл ющих импульсов, причем выход первого делител  частоты соединен с управл ющим входом второго блока дискретизации и адресным входом третьего блока пам ти и подключен к младшим разр дам управл ющего входа первого коммутатора, первому входу элемента И. и тактовому входу первого счетчика, информационный выход которого подключен к первому входу первого коммутатора , выход которого соединен с управл ющими входами первого и третьего блоков пам ти,и входом записи информации процессора быстрого преобразовани  Фурье, выход второго делител  частоты соединен с тактовым входом первого делител  частоты, старшими разр дами управл ющего входа первогр коммутатора, вторым вхором элемента И и тактовым входом второго счетчика, информационный выход которого подключен к второму входу первого коммутатора, третий вход которого соединен с информационным выходом третьего счетчика, тактовый вход которого подключён к выходу элемента И, третий вход кото . рого объединен с установочным входом третьего счетчика и подключен к выходу триггера, входы установки в 1 и О которого соединены с выходами старших разр дов соответствен но второго и третьего счетчиков, выход генератора тактовых импульсов подключен к тактовому входу второго делител  частоты, четвертому входу элемента И, старшие разр ды управл ющего входа второго коммутатора объединены с входом разрешени  записи четвертого счетчика, с младшими разр дами управл ющего входа второго коммутатора и тактовым входом п того счетчика, информационный выход которого подключен к первому входу BixJ рого узла сравнени , первый выход которого соединен с адресным входом второго блока пам ти, тактовый вход четвертого счетчика объединен с тактовым входом шестого счетчика, информационный выход которого объединен с третьим выходом узла формирова НИН управл ющих импульсов, выходом первого узла сравнени  и подключен к входу синхронизации второго арифметического блока, выход второго коммутатора подключен к информационному входу регистра, информационный выход которого соединен с первым входом умножител , вторым входом пер вого узла сравнени  и информационным входом четвертого счетчика, первый вход второго коммутатора подклю чен к выходу умножител , второй вход которого объединен с вторым входом второго коммутатора, вторым входом второго узла сравнени , управ л ющими входами первого и второго делителей частоты и  вл етс  входом .задани  параметров устройства, такто вый вход п того счетчика объединен с установочным входом шестого счетчика и соединен с выходом окончани  вычислений второго арифметического блока, выход генератора тактовых импульсов объединен с выходом элемента И, выходом триггера и подключен к входу синхронизации процессора быстрого преобразовани  Фурье, при ,чем узел формировани  управл ющих импульсов содержит два элемента И, элемент НЕ, элемент ИЛИ, две дифференцирующие цепочки, формирователь i, импульсов и триггер, выход которого соединен с первым входом формироват л  импульсов и установочным входом четвертого счетчика, второй вход формировател  импульсов соединен с первым выходом второго узла сравнени , первый выход формировател  импульсов - с первым входом первого элемента И, выход которого объединен с информационным выходом четвертого счетчика и подключен к управл ющему входу второго блока пам ти и первому входу первого узла сравнени , вход установки в О триггера соединен с выходом окончани  вычислений процессора быстрого преобразовани  Фурье, вход установки в 1 триггера объединен с входом первой дифференцирующей цепочки, третьим входом формировател  импульсов, вторым входом первого элемента И, установочным входом п того счетчика и соединен с вторым выходом второго узла сравнени , первый и второй входы второго элемента И соединены соответственно с выходомпервого узла сравнени  и выходом окончани  вычислений второго арифметического блока, выход второго элемента И соединен с тактовым входом четвертого счетчика, выход элемента ИЛИ - с входом разрешени  записи четвертого счетчика, первый вход элемента ИЛИ - с выходом элемента НЕ, вход которого подключен к выходу первой дифференцирующей цепочки, второй вход элемента ИЛИ соединен с выходом второй дифференцирующей цепочки, вход которой соединен с выходом генератора тактовых импульсов. На фиг. 1 представлена схема устройства дл  спектрального анализа с посто нным относительным разрешением , на фиг. 2 - блок управлени ; на фиг, 3 - процессор быстрого преобразовани  Фурье, на фиг. 4 - первый арифметический блок на фиг. 5 второй арифметический блок; на фиг. 6 - узел формировани  управл ющих импульсов Устройство спектрального анализа (фиг. 1) содержит первый 1 и второй 2блоки дискретизации, блоки 3 и 3 пам ти, процессор А быстрого преобразовани  Фурье, арифметический блок 5, блок 6 пам ти, арифметический блок 7 и блок 8 управлени . Блок управлени  (фиг, 2) содержит первый 9 и второй 10 делители частоты (с переменным коэффициентом). генератор 11 тактовых импульсов, счё чики 12 и 13, элемент И 14, коммутатор 15, счетчик 16, триггер 17, узел 18 формировани  управл ющих импульсо коммутатор 19, регистр 20, умножитель 21, узел 22 сравнени , счетчик 23, узел 2А сравнени  и счетчики 25 и 26. . , Процессор быстрого преобразовани  Фурье (фиг. 3) содержит коммутатор 27, оперативную пам ть 28, арифметическое устройство 29, генератор 30 управл ющих импульсов, коммутатор 31 посто нную пам ть 32, триггер 33, первый 34 и второй 35 блоки инверсии кода, блок 36 коммутатора, регистр 37, блок 38 управлени  инверсией, счетчик 39, сумматор 40 и регистр 41 сдвига. Первый арифметический блок (фиг. 4 содержит коммутатор 42, квадратор 43, сумматор 44 и регистр 45, а второй арифметический блок (фиг. 5) состоит из первого 46 и второго 47 регистров сдвига, узла 48 управлени  занесением, сзгмматора-вычитател  49, элемента И 50, сумматора 51, группы элементов И 52, триггера 53, генератора 54 серий импульсов. Узел формировани  управл ющих импульсов (фиг. 6) содержит дифференцирующие цепочки 55 и 56, триггер 57, элемент НЕ 58, формирователь 59 импульсов, элемент ИЛИ 60, элементы И 61 и 62. Устройство спектрального анализа с посто нным относительным разрешением работает следующим образом. Входной широкополосный сигнал поступает на входы блоков 1 и 2 дискретизации , где фильтруетс , квантуетс  и преобразуетс  в цифровые коды причем частота квантовани  первого блока дискриминации устанавливаетс  в соответствии с выражением с ixPoo ГРГ Д 00 средн   частота первой спектральной линии; oi/%Г частот соседних спектральных линий количество спектральных линий в полосе анализа, а. частота квантовани  второго блока дискретизации определ етс  соотношением Д . Выборки сигналов с выхода первого . 1 и второго 2 блоков дискратизации поступают на вход блоков-3 и 3 пам ти, в которых накапливаютс  первый Ml и второй М2 массивы выборок , размер которых определ етс  соотношением K-Ma-Z Ll,..-,. где u-ifj Jbfoo/f V - диск15етизации частоты второго канала процессора быстрого преобразовани  Фурь.е, - относительна  ширина спектральной линии. При этом шаг дискретизации часто ты первого ;канала процессора быстрого преобразовани  Фурье if -ifj/ci /u /V/q цела  часть . При полном обновлении выборок массива Ml блоков 3 и 3 пам ти, массивы Ml и М2 по сигналам с выхода блока 8 управлени  .занос тс  в оперативную пам ть 28 процессора 4 быстрого преобразовани  Фурье, как действительна  и мнима  части комплексного массива. Процессор 4 переключаетс  на режим выполнени  преобразовани  и начинает выполн ть итерации быстрого преобразовани  Фурье над полученным комплексным массивом. После завершени  итераций быстрого преобразовани  Фурье выполн етс  специальна  итераци  распаковки полученного комплексного массива , при которой формируютс  две комплексные последовательности YfviJu ZCM) соответствующие массивам частотны } коэффициентов входного сигнала с различным частотным резрешением. Элементы последовательностей формаруютс  в соответствии с соотношени ми ,)Mx ±Vi:MM,}l. Яг: СгСйЯ Jv XCvxUX M-NH. 2 .tY( беЛУЫ-ут-и Т :) . По мере формировани  элементы последовательности с первого выхода процессора 4 быстрого преобразовани  Фурье поступают на вход арифметического блока 5, где по тактовым сигналам , поступаюнщм с выхода процессоpa 4 на вход блока, производитс  вычисление элементов спектров мощности с равномерным разрешением л дл  первого массива и .fj второго массива. С выхода арифметического блока 5 информаци  поступает на вход блока 6 пам ти и заноситс  в блоки 3 и 3 по адресам, которые поступают на вход блока с выхода блока 8 управлени  и сопровождаютс  сигналами записи при наличии сигнала Последн   итераци  на выходе процессора 4. В первую секцию блока 6 пам ти записываютс  составл ющие спектра с разрешением л. , а во вторую - составл ющие низкочастотной части с частотным разрешением S- . После завершени  дополнительной итер ции процессора 4 быстрого преобразовани  Фурье по сигналу, поступающему с выхода процессора 4 быстрого преоб разовани  Фурье на вход/блока 8 упра лени , устройство переключаетс  в режим преобразовани  спектров. По входу устройства на вход блока 8 управлени  поступает код начальной выборки первой полосы анализа , и код об отношени  частот соседних спектральных линий. I Выборки спектра мощности из первой секции второго, блока 6 оперативной пам ти считываютс , начина  с адреса , и поступают на вход -второго арифметического блока 7, кот рый работает в режиме накапливающего сумматора. После считывани  ( выборки по выходу блока 8 управлени  на вход второго арифметического блока 7 поступает код нормализации (, (оС-1) и сигнал управлени , который переводит этот блок в режим делени ,; при этом управл ющий сигнал с выходу арифметического блока 7 поступает /на вход блока 8 управлени  и блокиругет дальнейшее считывание вы борок с блока 6 оперативной пам ти до завершени  нормализации спектраль ной линии. Результат делени  накопленной информации поступает на выход устройства, с входа блока 8 управлени  снимаетс  блокирующий сигнал и начинаетс  формирование следующей спектральной линии, котора  включает спек ральные выборки с адресами от до После завершени  формировани  (р/з й спектральной линии на выходе блока управлени  формируетс  сигнал запрета считывани  первой СРК ции и разрешени  считывани  второй секции второго блока пам ти, при этом (Р/2-)   спектральна  лини  содержит ) спектральную выборку, начина  с адреса iTi , как и перва  спектральна  лини , но дискретность этих выборок в сс раз больше. После формировани  Р спектральных линий преобразование спектра мощности завершаетс . Взаимодействие функциональных блоков устройства определ етс  сигналами блока 8 управлени  (фиг. 2), который работает следующим образом. Ни входе блока устано)шечы коды исходных посто нных- Рд YoC РЧ °i и ЧУ :1пре.р,еп ю1цих ширину анализируемого спектра и параметры его преобразовани . Импульс с выхода генератора 11 тактовых импульсов поступает на вход первого дели7ел , коэффициент делени  которого определ етс  кодом ff , поступающим на вход делител  1.0, с первого входа блока. С выхода делител  10 импульсы поступают на вход элемента И 14, на вход делител  9, коэффициент которого определ етс  кодом / /иелое. i поступающим на вход этого делител , на вход счетчика 13, определ ющего адрес записи выборки в блок 3 пам ти , на управл ющий- вход коммутатора 15, который разрешает передачу кода адреса с выхода счетчика 13 через вход коммутатора 15 на его выход, и на выход блока дл  управлени  выборкой сигнАла первым блоком 1 дискретизации и записью выборки в блок 3. Сигнал с выхода делител  9 поступает на вход счетчика 12, определ ющего адрес записи выборки в блок 3 пам ти, на вход элемента И 14, на управл ющий вход коммутатора 15, который разрешает передачу кода адреса с выхода счетчика 12 через вход коммутатора на его выход, и на выход блока дл  управлени  выборкой сигнала вторым блоком 2 дискретизации и записью сигнала выборки в блок 3 пам ти. Сигнал с выхода счетчика 13, коорый формируетс  после накоплени  аданного количества М выборок, оступает на вход триггера 17, коорый устанавливаетс  н состо ние 1. Выходной сигнал триггера 17 потупает на рыход блока, разреша  апись ичформамии г  чейки 28 намити процессора 4 быстрого преобразовани  Фурье, на вход элемента И 14, на ныходе которого формируетс  сери  тактовых импульсов управлени  записью, котора  передаетс  на выход блока 8 управлени  и на вход счетчика 16, на выходе которого формируетс  код адреса, поступающий на вход коммутатора 15, с выхода которого этот код передаетс  на выход блока 8 управлени . Импульсы на выходе элемента И 14 блокируютс  си налами, поступающими на входы этого элемента в циклах формировани  выборок сигнала первым 1 или вторым 2 бл ками дискретизации. Сигнал с выхода счетчика 16, который формируетс  после перезаписи заданного количеств выборок М, устанавливает триггер 17 в состо ние О и прекращает режим перезаписи массивов. При по влении сигнала последней итерации выполнени  быстрого преобр .азовани  Фурье на входе блока 8 управлени , на выходе узла 18 формировани  управл ющих импульсов формируетс  сери  импульсов управлени  записью, котора  поступает на выход блока 8. Одновременно на третьем выходе узла 18 формируетс  сери  импульсов , котора  поступает на выход блока 8 управлени  и на вход счетчика 23 адреса, код с выхода которого поступает на второй вход узла 22 сравнени  и выход блока, и на вход счетчика 26. По заднему фронту сигнала Последн   итераци , который поступает на вход блока, узел 18 формирует на выходе импульс, который поступает на управл ющий вход коммутатора 19 и разреша ет поступлен-о кода адреса начальной выборки т спектра с входа управлени  через вход коммутат.бра 19 на его вы ход и запись этого кода в регистр 2 Одновременно сигнал с выхода узла 18 поступает на вход счетчика 23 и разрешает запись кода tn, , которы поступает с выхода регистра 20 на вход счетчика 23 адреса. При этом на выходе узла 22 сравнени  формиру етс  импульс, который поступает на выход блока 8 управлени  и переводи второй арифметический блок 7 в режи делени , при этом сигнал с выхода этого блока через вход блока управлени  поступает на вход счетчика 26 и на вход узла 18, блокиру  его работу , на вход счетчика 25 числа сформированных спектральных линий и на управл ющий вход коммутатора 19, соедин   его вход с выходом. Произведение кода начальной выборки ГПц , который поступает с выхода «регистра 20 на вход умножител  21, с кодом Q(отношени  соседних частот, который поступает с входа блока на первый вход умножител  21, с выхода умножител  через коммутатор 19 записываетс  в регистр 20. На этом завершаетс  цикл подготовки. При сн тии запрещающего сигнала , с входа блока управлени  узел 18 начинает цикл преобразовани  спеКтра. При этом на выходе узла 18 формируетс  сери  тактовых импульсов, котора  пос;гупает на выход блока управлени , на вход счетчика 26 количества усредн емых выборок, выход которого соединен с выходом блока, и на вход счетчика 23 адреса, код с выхода iCOToporo поступает на вход узла 22 сравнени  и на выход блока, определ   адрес  чейки первой секции второго блока 6 оперативной пам ти , с которой производитс  считывание выборки спектра мощности первого массива. При равенстве текущего кода адреса на входе узла 22 сравнени  с конечным адресом усредн емой группы выборок, который поступает на вход узла 22 сравнени  с выхода регистра 20, на выходе узла формируетс  импульс, к оторый поступает на выход блока управлени  и переводит второй арифметический блок 7 в режим делени  (при этом сигнал с выхода второго арифметического блока 7 через вход блока управлени  поступает на вход счетчика 26, на вход узла 18, блокиру  его работу), на вход счетчика-25 числа сформированных спектральных линий и на управл ющий вход коммутатора 19, соедин   его вход .с выходом. Произведение кода выборки, поступающей на вход умножител  21, с множителем oL отношени  частот, который поступает на его вход с входа блока, через коммутатор 19 записываетс  в регистр 20. На этом цикл формировани  первой спектральной линии завершаетс . После выполнени  делени  вторым арифметическим блоком 7 он переходит в режим накоплени  и снимает запрещающий сигнал с. входа блока управлени , при этом начинает формироватьс  следующа  спектральна  лини . На узле 24 сравнени  сравниваетс  код числа сформированных спектральных линий, поступающий с выхода счетчика 25 на второй вход узла, с кодом Р заданного числа спектральных линий, который поступает с входа блока управлени  на вход узла 24. После сформировани  Р/2 спектрапьных линий на первом выходе узла 24 сравнени  по вл етс  сигнал, который поступает на выход блока управлени , где используетс  дл  переключени  секций второго блока 6 пам ти, и на вход узла 18, По переднему фронту сигнала, поступающего на вход узла 18, на вькоде этого узла формируетс  импульс, который поступает на управл ющий вход коммутатора 19 и разрешает поступление кода адреса начальной выборки г с входа блока управлени  через вход коммутатора 19 на выход коммутатора и занесение его в регистр 20, Одновременно сигнал с выхода узла 18 поступает на вход счетчика 23 адреса и разрешает запись кода тц„ , который поступает с выхода регистра 20 на вход счетчика 23 адреса. На выходе узла 22 сравнени  формируетс  импульс который поступает на выход блока управлени  и на вход коммутатора 19, Далее работа блока продолжаетс , как .описано. После сформировани  F полос на втЪром выходе узла 24 сравнени  формируетс  сигнал Конец преобразовани - , который поступает на вход узла 18, перевод  ее в режим ожидани  сигнала Последн   итераци , посту-: пающего на вход блока управлени ,

Процессор быстрого преобразовани  Фурье (фиг. 3), в котором-реализован безызбыточный алгоритм с замещением, работает следующим образом.

Сигнал Режим перезаписи с входа процессора поступает на управл ющий вход двухканального коммутатора 27 (при этом входы оперативной пам ти 28 процессора подключаютс  к его первому входу), на управл ющий вход коммутатора 31. адресов, который под-. ключает к адресным входам оперативной пам ти 28 коды адреса, поступающие по входу процессора, на генератор 30 управл ющих импульсов и на первый вход триггера 33, При этом генератор 30 управл ющих импульсов формирует сигналы управлени  записью оперативной пам ти 28, которые синхронизируютс  аналогичными сигналами, поступающими на вход процессора. Задним фронтом сигнала Режим перезаписи триггер 33 устанавливаетс  в состо ние 1 и переводит процессор на выполнение итераций вычислени  быстрого преобразовани  Фурье, Входы оперативной пам ти 28 коммутатором 27 подключаютс  к выходам арифметического устройства 29,

) К адресным входам оперативной пам ти 28 через второй вход адресного коммутатора 31 подключаетс  выход первого блока 34 инверсии кода, и начинаютс  итерации .вычислени  быстрого преобразовани  Фурье, заключающиес  в последовательном выполнении элементарных операций преобразовани  вида , где А - первый, В второй операнды, выбираемые из  чеек оперативной пам ти 28 и поступающие на первый и второй вход арифметического блока 29, а 4:V - значение экспоненциального множител , поступающего с выхода посто нной пам ти 32 и на третий, вход этого же арифметического блока. Элементарна  операци  выполн етс  за четыре такта и каждый импульс такта, поступа  с второго выхода генератора 30 управл ющих импульсов, измен ет состо ние счетчика 39, Во врем  выполнени  двух первых тактов на вентиль, отдел ющий младший разр д счетчика, с второго выхода генер.атора 30 управл ющих импульсов поступает потенциал , блокирующий прохождение сигнала переноса с младшего разр да счетчика на следующий разр д.

Одновременно этот сигнал с первого выхода генератора 30 управл ющих импульсов поступает на вход управлени  оперативной пам ти 28 и разрешает считывание двух операндов из  чеек пам ти. На первом йыходе счетчика 39 пда этом формируютс  два значени  кода, которые преобразуютс  в адреса операндов, считываемых с  чеек оперативной пам ти 28 с помощь блока 36 коммутаторов, управл емого сигналами, поступающими с первого выхода итерационного регистра 41, Считываемые операнды занос тс  в арифметический блок 29, где выполн етс  элементарна  операци  преобразовани  и во врем  последующих двух тактов результаты преобразовани  занос тс  через коммутатор 27 в оперативную пам ть 28 по адресам, совпадающим с адресами считывани . Потенциал, блокирующий младший разр д счетчика 39, при этом снимаетс  и на вход управлени  оперативной пам тью 28 поступает сигнал занесени  информации . Во врем  ввода информации в оперативную пам ть 28 на выходе второго блока 35 инверсии кода формиру ютс  адреса обращени  к посто нной пам ти 32 дл  следующей элементарной операции. Значение экспоненциал15ного множител  считываетс  с выхода посто  ной пам ти 32 и заноситс  по третьему входу в арифметический блок 29. После выполнени  M/j элементарных операций сигнал перехода из 1 в О со с.таршего разр да счетчика 39,  вл ющийс  вторым выходом этого счетчика, поступает на вход итерационного регистра 41 и сдвигает влево на один разр д информацию в регистре, что приводит к выполнению следующей итерации быстрого преобразовани  Фурье. Коды, поступающие с первого входа счетчика 39 на вход блока 36 коммутаторов , преобразуютс  в адресные коды обращени  к оперативной пам ти 28. Первьш арифметический блок 5 (фиг. 4) работает следующим образом. Действительна  и мнима  части комплексного спектрального коэффициента поступают соответственно на пер вый и второй входы коммутатора 42, которые  вл ютс  первым входом блока 5, и по тактовым импульсам, поступающим на управл ющий вход коммутато ра с второго входа блока 5, последовательно передаютс  чер§з квадратор 43 на первый вход сумматора 44, а с его выхода на вход накапливающего регистра 45, выход которого соединен с вторым входом сумматора 44 и с выходом блока 5, куда передаетс  сумма квадратов действительной и мнимой со тавл ющих спектрального коэффициента Второй арифметический блок 7 (фиг. 5) работает в двух режимах. В первом режиме триггер 53 сигналом с выхода подключает через элемен И 50 выход переноса старшего разр да сумматора 51 к входу переноса младшего разр да сумматора-вычитател  49 блокирует прохождение информации с входа второго арифметического блока через блок ключей и устанавливает в режим суммировани  сумматор76016 вычитатель 49. В первом режиме второй арифметический блок работает в режиме накапливающего сумматора. Информаци , поступающа  с входа арифметического блока, суммируетс  с содержимым регистров 46 и 47 и вновь за-, носитс  в эти регистры. Импульсы занесени  информации в регистры 46 и 47 формируютс  на выходе узла 48 управлени  занесением под воздействием сигналов, поступающих с входа арифметического блока на первый вход узла управлени  занесением. Сиг-, нал, поступающий на первый вход . триггера 53 с первого входа арифметического блока, устанавливает его в 1. Сигнал с выхода триггера разрешает прохождение кода множител  нопмализации через элемент И 52 на вход сумматора-вычитател  49, переводит его в режим вычитани  и разрешают работу генератора 54 серий импульсов. После этого второй арифметический блок начинает работать в режиме делени . При наличии низкого потенциала на втором выходе сумматора-вычи- тател  49 (выход переноса старшего разр да), поступающего на второй вход узла управлени  занесением, на выходе этого узла под воздействием импульса, поступающего с второго . выхода генератора тактовых импульсов, формируетс  импульс занесени  результата вычитани  содержимого регистра 46 и множител  нормализации в регистр 46. После этого на первом выходе генератора 54 серий импульсов формируютс  импульсы, поступающие на входы сдвига регистров 46 и 47, по которым информаци  в них сдвигаетс  влево на один разр д, причем информаци  со старшего разр да регистра 47 заноситс  в младший /разр д регистра 46, а в Младший разр д регистра 47 записываетс  1, если на втором выходе сумматора-вычитател  49 потенциал О. и сигнал О при наличии потенциала 1 на этом выходе. Описанные циклы занесени  и сдвига повтор ютс  до получени  требуемой разр дности результата, триггер 53 сигналом с третьего выхода генератора 54 серий импульсов устанавливаетс  в О и второй арифметический блок переходит в режим накоплени . Узел 18 формировани  управл ю1ЦИХ импульсов (фиг. 6) работает следующим образом. Сигнал. Последн   итераци , поступакмций на первый вход узла 18, устанавливает в состо ние 1 триггер 57, выходной сигнал которого поступает на выход узла 18 и на вход формировател  59 импульсов. Пока на втором входе формировател  59 присутствует сигнал Последн   итераци , на первом его выходе формируютс  импульсы, синхронные с выдачей информации первым арифметическим блоком 5, при этом с первого; выхода формировател  59 импульсы зап си ерез элемент И 61 поступают на первый выход У16 узла 18. Одновремен но и синхронно импульсы с второго выход формировател  59 через элемент И 62 поступают на третий выход У19 узла 18. Но спаду сигнала Последн   итераци  дифференцирук цей цепью 55 формируетс  импульс, который через элемент НЕ 58 и элемент ИЛИ 60 поступает на выход узла 18. Формирователь 59 импульсов начинает формировать равномерную серию импульсов управлени  накоплением второго арифметического блока, котора  блокируетс  сигналом, поступающим по входам узла 18. Дифференцирующа  цепь 56 формирует импульс по переднему фронту сигнала переключени  секций второго блока 6 оперативной пам ти, который поступает на вход узла 18. Таким образом, изобретение позвол ет существенно сократить аппаратурно-временные затраты при анализе спектра широкополосных сигналов с посто нным относительным разрешением.

VJ

,3

Фмг.

Фиг.5

фиг.6

Claims (1)

1. УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА С ПОСТОЯННЫМ ОТНОСИТЕЛЬНЫМ РАЗРЕШЕНИЕМ, содержащее первый блок дискретизации, информационный выход которого подключен к информационному входу первого блока памяти, информационный выход которого соединен с входом реальной части процессора быстрого преобразования Фурье, информационный выход которого подключен к информационному входу первого арифметического блока, информационный выход которого подключен к информационному входу второго блока памяти, информационный выход которого соединен с информационным входом второго арифметического блока, информационный выход которого являемся информационным выходом устройства, информационный вход первого блока дискретизации является информационным входом устройства, выход синхронизации процессора «быстрого преобразования Фурье подключен к входу синхронизации первого арифметического блока, о тличающееся тем, что, с целью сокращения объема аппаратуры, оно содержит второй блок дискретизации и третий блок памяти, информационный выход которого подключен к входу мнимой части процессора быстрого преобразования Фурье, информационные входы второго и первого блоков дискретизации объединены, причем блок управления содержит два делителя частоты, генератор тактовых импульсов , шесть счетчиков, два коммутатора, элемент И, триггер, два узла сравнения, умножитель, регистр и узел формирования управляющих импульсов , причем выход первого делителя частоты соединен с управляющим входом второго блока дискретизации и адресным входом третьего блока памяти и подключен к младшим разрядам управляющего входа первого коммутатора, первому входу элемента И и тактовому входу первого счетчика, информационный выход которого подключен к первому входу первого коммутатора, выход которого соединен с управляющими входами первого и третьего блоков памяти и входом записи информации процессора быстрого преобразования Фурье, выход второго_sделителя частоты соединен с тактовым входбм первого делителя частоты, старшими разрядами управляющего входа первого коммутатора, вторым входом элемента И и тактовым входом второго счетчика, информационный выход которого подключен к второму входу первого коммутатора, третий вход которого соединен с информационным выходом третьего счетчика, тактовый вход которого подключен к выходу элемента И, третий вход которого объединен с установочным входом третьего счетчика и подключен к выходу триггера, входы установки в 1 и О которого соединены с выходами старших разрядов соответственно второго и третьего счетчиков, выход генератора тактовых импульсов подключен к тактовому входу второго делителя частоты, четвертому входу элемента И,'старшие разряды управляющего входа второго коммутатора объединены с входом разрешения записи четвертого счетчика, с младшими разрядами управляющего входа второго коммутатора и тактовым входом пятого счетчика, информационный выход которого подключен к первому входу второго узла сравнения, первый выход которого соединен с адресным входом второго блока памяти, тактовый вход четвертого счетчика объединен с тактовым входом шестого счетчика, информационный выход которого объединен с третьим выходом узла формирования управляющих импульсов, выходом первого узла сравнения и подключен к входу синхронизации второго арифметйческого блока, выход второго коммутатора подключен к информационному входу регистра,информационный выход которого соединен с первым входом умножителя, вторым входом первого узла сравнения и информационным входом четвертого счетчика, первый вход второго коммутатора подключен к выходу умножителя, второй вход которого объединен с вторым входом второго коммутатора, вторым входом второго узла сравнения, управляющими входами первого и второго делителей частоты и является входом задания параметров устройства, тактовый вход пятого счетчика объединен с установочным входом шестого счетчика и соединен с выходом окончания вычислений второго арифметического блока, выход генератора тактовых импульсов объединен с выходом элемен та И, выходом триггера и подключен к входу синхронизации процессора быстрого преобразования Фурье, причем узел формирования управляющих импульсов содержит два элемента И, элемент НЕ, элемент ИЛИ, две дифференцирующие цепочки, формирователь импульсов и триггер, выход которого соединен с первым входом формирователя импульсов и установочным входом четвертого • счетчика, второй вход формирователя импульсов соединен с первым выходом второго узла сравнения, первый выход формирователя импульсов’- с первым входом первого элемента И, выход которого объединен с информационным выходом четвертого счетчика и подключен к управляющему входу второго блока памяти и первому входу первого узла сравнения, вход установки в 0” триггера соединен с выходом окончания вычислений процессора быстрого преобразования Фурье, вход установки в 1 триггера объединен с входом первой дифференцирующей цепочки, третьим входом формирователя импульсов, вторым входом первого элемента И, установочным входом пятого счетчика и соединен с вторым выходом второго узла сравнения, первый и второй входы второго элемента И соединены соответственно с выходом первого угл-а сравнения и вы' ходом окончания вычислений второго арифметического блока, выход второго элемента И соединен с тактовым входом четвертого счетчика, выход элемента ИЛИ - с входом разрешения записи четвертого счетчика, первый вход элемента ИЛИ - с выходом элемента НЕ, вход которого подключен к выходу первой дифференцирующей -цепочки, второй вход элемента ИЛИ соединен с выходом второй дифференцирующей цепочки,вход которой соединен с выходом генератора тактовых импульсов.