SU1758575A1 - Устройство дл измерени характеристик синусоидального сигнала - Google Patents

Abstract

Изобретение относитс  к цифровой электроизмерительной технике и может быть использовано прм создании универсальных цифровых приборов дл  измерени  характеристик синусоидальных сигналов. Цель изобретени  - повышение точности и быстродействи  измерений. Она достигаетс  тем, что в устройство введены второй счетчик 9 адреса, второе оперативное запоминающее устройство 7, три селектора- мультиплексора 3. 4, 14, три селектора-демультиплексора 2, 10, 11, цифровой рекурсивный фильтр 15, сумматор 12 и вычитатель 13. Устройство также содержит аналого-цифровой преобразователь 1, счетчик 9 адреса, оперативное запоминающее устройство 6, элемент ИЛИ 5, блок 16 вычислений и блок 17 индикации. 3 ил.

Description

сл

с

Ш)

VJ сл

00

сл

4 СЛ

Изобретение относитс  к цифровой электроизмерительной технике, а именно к измерению амплитуды, фазы и частоты синусоидальных сигналов.

Цель изобретени  - повышение точности и быстродействи  измерений.

Принцип действи  устройства основан на использовании соотношени 

Г

V3.V

Ъ+-%

(D

TI2.ц ,

u(ticcautdi-j S Uj-cosot,} (г)

-Т12 t1

JU

V5.i j UMsincotdfj-IE U.sino)i. i (З)

Vrz2VN H

slnwTx

Ai(1 +

i 1 /, slnftTTv &-20аГГ

где U(t) - измер емое напр жение, представл ющее собой гармонический сигнал, параметры которого измер ютс , с аддитивной помехой;

(О - кругова  частота;

Т - врем  измерени ;

Uq U(tq) - мгновенные значени  (или отсчеты) напр жени  в моменты времени или моменты дискретизации Т

tq

2N

q q 1,2N;

2N - число отсчетов напр жени  U(t) 2) 2) , т. е. в сумме не

q -N q -Nq

учитываетсс  член (q 0). Дл  сущности изобретени  это не имеет значени , но при выбранной конкретной схеме реализации (это относитс  к оперативным запоминающим устройствам со счетчиком адреса) несколько упрощаетс  схема управлени  счетчиками адреса при определении симметричной и антисимметричной составл ющих сигнала.

В данном устройстве, перестраива  частоту (а поопределенней программе, добиваютс  максимума функционала Г( о), т. е. (макс (%). Значение котором наступает этот максимум, представл ет результат измерени  круговой частоты напр жени  U(t), а по значени м С vc( Ш0) и В УЗ( ) при и С0о наход т амплитуду и фазу напр жени  U(t) по известным формулам

(6)

vm Ve2 +с2.

р

р arctg -,

(7)

где С Vmcosp и В VmSin (p вещественна  (синфазна ) и мнима  (квадратурна ) составл ющие амплитуды гармонического сигнала.

Отличие данного устройства состоит в определении величин vc и vs. По сним его. 5Представим выражени  (2) и (3) в виде

Т|2ТК

VC4 j U{tl U(-t|Jco&c3 У t -ij у (t) cosutdi $

Т|2

,т/г

Y5-fi uW-uWbihwtdt4J((:)sinwtdt,

оо

W3v(t) U(t) + U(-t)(10)

- симметрична  составл юща  сигнала U(t);

- v(t) U(t)-U(-t)(11)

-антисимметрична  составл юща  сигнала U(t).

Это позвол ет вначале вычислить четную или нечетную составл ющие сигналов v(t) и (о (t), после чего объем вычислений сокращаетс  вдвое, что  вл етс  одним из важнейших преимуществ данного способа обработки.

С этой целью выражени  (8) и (9) запишем следующим образом: да

vc-5fJxW-cosfi)Wl,(2)

112 Т|2

j colt sin tatdt.

-TI2

(13

В силу симметрии функции v(t) и антисимметрии функции ft)(t) имеем

Т4 Т 2

- v(%;nwtdbO, J co(t)co50).

-TI2

Тогда находим

-Т (2

- jh-WcwByiftf vftlemotJl }.

414

j{ vlljv Wfcosurt-cosut +ainal s muJt jdtdt 0

-T|Z

111

T J Hb Wcosult-t Widt1т«

tilTI2

j WJljtosuU-tXt Mt .

-TR-112

Окончательно запишем

TI2

4 J

Гс-21

где Т12

VC OT

I v(tlv9(t}dt,(

ny Z j Op

-TI2

1 ч1-.

(tl- co5oU-t )v(i )di У

-Т/2. У

- отфильтрованный сигнал v(t), т. е. сигнал на выходе фильтра, Аналогично получим

,

й

i/ .

V5 2T2

где

jwfclWqMdt,(16)

-Т 12 т|2

(t) JcWQ -t lwlt ldt (I) -Т/2

- отфильтрованный сигнал w(t) В формулах (14), (15), (16), (17) перейдем к дискретному представлению (от интегралов к суммам), предполага , что полное чис- ло отсчетов сигналов на интервале

измерени  (--п , -у) равно 2N, что соответствует шагу дискретизации At T/2N. Дл  формул (14), (15) имеем

Ч. V с

it 2Т

S ),

rN а

(18)

tt)Z co5 cOU%k| v(kutUt. (19)

Обозначим

v(q At) vq Уф(дД t) A -t УФЧ Тогда выражени  (18), (19) принимают вид Ч ( N г.,

-u)

V с

N i чг

vjoo cosfa-kUoilv LJ

к)

гЛ

где Да

Как известно, величина УФЧ представл ет собой выходной сигнал цифрового фильтра с импульсной характеристикой hn cosqAcr на вход которого подана последовательность КОДОВ Vk (v-N-q V-N-2 ... 0).

Аналогично дл  формул (16), (17) имеем

v,ft (

S°V (}

N ,

«n(p-2cos(. (гз)

Отсчеты vq, (tiq симметричного v(t) и антисимметричного oi(t) сигналов образуютс  по отсчетам входного сигнала Uq согласно формулам (10) и (11):

Vq v(q At) Uq + U-q(24)

fflq 0) (q At) Uq - U-q, (25)

где Uq Ufa At), U-q U(-q At).

Найдем структуру цифрового фильтра дл  получени  сигналов и дл  этого вычислим передаточную функцию

H(z)| (26)

q 0

где hq cosq Act ; q 0, hq 0 при q 0 (условие реализуемости фильтра). Получим

н(2.|:г о5Я4о(,- (1:г л+Јгл-1Ч 1.

1-о2V° о/

д ьг созлоб

2 i-z-V4 + -2- е-5Н 1-2г- со5л«, + г-г

(27)

Известно, что такой вид имеет передаточна  функци  рекурсивного фильтра второго пор дка. Соответствующее разностное уравнение, св зывающее входную xq (vq или

ftAq) И ВЫХОДНУЮ Уд(Уфд ИЛИ fttyq ) ПОСЛедОВЗ5 тельности кодов и определ ющее структуру

цифрового рекурсивного фильтра имеет вид

yq - 2cosAcr yq-i xq - cosAa xq-i (28)

Отметим, что такой фильтр находитс  на

границе устойчивости, так как знаменатель

выражени  (27) имеет корни zi,2 е так что zi,2 1. Однако поскольку фильтр работает только 2N тактов, то его неустойчивость не про вл етс . Она может сказатьс  в накоплении погрешностей, что можно устранить выбором разр дности счетчиков или регистров фильтра.

Аналоговый вариант такого фильтра нереализуем .

Таким образом, в основу работы устрой- ства положены формулы (1), (4), (5), (6), (7), (8), (19), (20), (21), (24), (25), причем соотношени  (19) и (21) реализуютс  цифровым рекурсивным фильтром второго пор дка.

На фиг. 1 приведена структурна  схема устройства дл  измерени  характеристик синусоидального сигнала; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - временные диаграммы, по сн ющие принцип действий устройства.

Устройство содержит аналого- цифровой преобразователь (АЦП) 1, селектор-демультиплексор 2, селекторы- мультиплексоры 3 и 4, элемент ИЛИ 5, оперативные запоминающие устройства (ОЗУ) 6 и 7, счетчики 8 и 9 адреса, селекторы-дз- мультиплексоры 10 и 11, блок 12 суммировани , блок13 вычитани , селектор-мультиплексор 14, цифровой рекурсивный фильтр 15, блок 16 вычислений, блок 17 индикации, блок 18управлени  (фиг.

1).

Входом устройства  вл етс  информационный (сигнальный) вход АЦП 1, управл ющий вход (вход запуска) которого соединен с первым выходом блока 18 управлени . Первый (информационный или кодовый ) выход АЦП 1 подключен к информационному входу первого селекто- ра-демультиплексора 2, управл ющий вход которого соединен с третьим выходом блока 13 управлени .

Второй выход АЦП 1 (выход Конец преобразовани ) подключен к первому входу элемента ИЛИ 5, второй вход которого сое55

динен с четвертым выходом блока 18 управлени . Первый и второй выходы селектора-демультиплексора 2 подключены к первым входам селекторов-мультиплексоров 3 и 4 соответственно. Второй вход селектора-мультиплексора 3 соединен с выходом блока 12 суммировани , а второй вход селектора-мультиплексора 4 - с выходом блока 13 вычитани .

Управл ющие входы селекторов-мультиплексоров 3 и 4 и управл ющий вход (вход реверса) счетчика 8 адреса объединены и подключены к п тому выходу блока 18 управлени , Счетный вход счетчика 8 адреса соединен с шестым выходом блока 18 управлени , а счетный вход счетчика 9 адреса - с седьмым выходом блока 18 управлени . Кодовые выходы счетчиков 8 и 9 адреса подключены к адресным входам ОЗУ 6 и 7 соответственно, информационные входы которых соединены с выходами селекторов- мультиплексоров 3 и 4, первые управл ющие входы (входы записи) объединены между собой v. соединены с выходом элемента ИЛИ 5, а вторые управл ющие входы (входы списывани ) подключены соответственно к восьмому и дев тому выходам блока 18 управлени .

Выходы ОЗУ 6 и 7 соединены с информационными входами селекторов-демуль- типлексоров 10 и 11, управл ющие входы которых объединены между собой и подключены к дес тому выходу блока 18 управлени .Первыевыходы селекторов-демультиплексоров 10, 11 соединены с входами блока 12 суммировани  и блока 13 вычитани , а вторые выходы - с первым и вторым информационными входа ми селектора-мультиплексора 14. управл ющий аход которого подключен к одиннадцатому выходу блока 18 управлени , а его выход соединен с первым информационным входом блока 16 вычислений и входом цифрового рекурсивного фильтра 15, выход которого подключен к второму информационному входу блока 16 вычислений . Первый управл ющий вход цифрового рекурсивного фильтра 15 соединен с двенадцатым выходом блока 18 управлени , а второй управл ющий вход, объединен с входом блока 18 управлени  и соединен с управл ющим выходом блока 16 вычислений. Управл ющий вход блока 16 вычислений подключен к второму выходу блока 18 управлени , а информационный выход - к блоку 17 индикации.

Блок управлени  содержит схему 19 пуска , счетчик 20 отсчетов, счетчик 21 тактов, шифратор 22, генератор 23 импульсов, делитель 24 частоты, триггеры 25 - 34, элементы И 35 - 44, элементы ИЛИ 45 - 52, элементы 53 - 57 задержки.

Выход схемы 19 пуска соединен с шиной сброса (на схеме не показана) и через

элемент 53 задержки с S-входом триггера

25,пр мой выход которого подключен к п тому выходу блока 18 управлени  и к первому входу элемента И 35. Второй вход

элемента И 35 соединен с первым выходом

делител  24 частоты, а его выход подключен

к первому выходу блока 18 управлени  и

первым входам элементов ИЛИ 50 и 51.

Вход делител  24 частоты соединен с

0 выходом генератора 23 импульсов. Выход элемента ИЛИ 51 подключен к входу счетчика 20 отсчетов, выход которого соединен с первыми входами элементов И 36 и 37. Второй вход элемента И 36 объединен с дес 5 тым выходом блока 18 управлени  и подключен к инверсному выходу триггера

26,пр мой выход которого соединен с вторым входом элемента И 37.

Выход элемента И 36 подключен к входу

0 счетчика 21 тактов, кодовый выход которого соединен с шифратором 22. Первый выход шифратора 22 подключен к S-входу триггера 34 и первым входом элементов ИЛИ 47 и 48. Пр мой выход триггера 34  вл етс  третьим

5 выходом блока 18 управлени .

Второй выход шифратора 22 срединен с R-входом триггера 25, первым входом элемента ИЛИ 46 и S-входом триггера 31. Третий выход шифратора 22 подключен к

0 S-входу триггера 26, R-входу триггера 27, R-входу триггера 31, первому входу элемента ИЛИ 49 и первому входу элемента ИЛИ 52, второй вход которого подключен к входу блока 18 управлени , а выход соединен с

5 S-входом триггера 32, подключенного своим R-входом к второму выходу блока 18 управлени  и инверсному выходу триггера 33. Счетные входы триггеров 30 и 33 объединены между собой и подключены к выходу

0 элемента И 37, Пр мой выход триггера 31 соединен с первым входом элемента И 43, второй вход которого подключен к второму выходу делител  24 частоты, а выход - к второму входу элемента ИЛИ 50.

5 Пр мой выход триггера 32 соединен с первым входом элемента И 44, второй вход которого подключен к третьему выходу делител  24 частоты, а выход - к третьему входу элемента ИЛИ 50, выход которого со0 единен с первыми входами элементов И 41 и 42. Инверсный выход триггера 30 соединен с вторыми входами элементов ИЛИ 46 и 49 и одиннадцатым выходом блока 18 управлени , а пр мой выход - с вторыми входами

5 элементов 47 и 48. Выходы элементов ИЛИ 46, 47 подключены к S- и R-входам триггера 28, а выходы элементов ИЛИ 48, 49 - к S- и R-входам триггера 29.

Пр мой выход триггера 28 соединен с вторым входом элемента И 41, а пр мой

выход триггера 29 - с вторым входом элемента И 42, Выход элемента И 41 подключен к шестому выходу блока 18 управлени  и первому входу элемента И 39. Выход элемента И 42 подключен к седьмому выходу блока 18 управлени  и первому входу элемента И 40, Вторые входы элементов И 39 и 40 объединены между собой и подключены к инвпрсному выходу триггера 25. Выход элемента И 39 через элемент 55 задержки соединен с восьмым входом блока 18 управлени  и входом элемента 54 задержки. Выход элемента И 40 через элемент 57 задержки соединен с дев тым выходом блока 18 управлени  и входом элемента 56 задержки . Выходы элементов 54 и 56 задержки подключены к двум входам элемента ИЛИ 45, выход которого соединен с первым входом элемента И 38, подключенного своим вторым входом к пр мому выходу триггера 27, а его выход служит четвертым выходом блока 18 управлени , двенадцатый выход которого соединен с четвертым выходом делител  24 частоты.

Устройство работает следующим образом .

Условно можно выделить три рабочих такта: измерение кодов мгновенных значений или отсчетов Uq входного сигнала U(t) определение величин ,q и otyq, определение параметров гармонического сигнала (сначала частоты, после этого амплитуды и фазы).

В исходном состо нии устройство АЦП 1 находитс  в ждущем режиме: селектор-де- мультиплексор 2 сигналом с третьего выхода блока 18 управлени  установлен в первое состо ние, при котором он открыт по первому выходу (или каналу), соединенному с пер- вым информационным входом селектора-мультиплексора 3. Селекторы-де- мультиплексоры 10 и 11 сигналом с дес того выхода блока 18 управлени  открыты по первому информационному выходу (или каналу ); селекторы-мультиплексоры 3 и 4 сигналом с п того выхода блока 18 управлени , а селектор-мультиплексор 14 сигналом с одиннадцатого выхода блока 18 управлени  открыты по второму входу (или каналу).

Реверсивный счетчик 8 адреса сигналом с п того выхода блока 18 управлени  установлен в режим суммировани  и находитс  в нулевом состо нии. В вычитающий счетчик 9 адреса записано число отсчетов N. Блок 12 суммировани , блок 13 вычитани , цифровой рекурсивный фильтр 15 и блок 16 вычислений наход тс  в нулевом состо нии . В блоке 18 управлени  в вычитающий счетчик 20 отсчетов записано число N. Суммирующий счетчик 21 тактов находитс  а нулевом состо нии, ни на один из трех выходов шифратора 22 нет разрешающих сигналов . Триггеры 25, 26, 29, 30, 31, 32, 33, 34 установлены в нулевое состо ние, а триггеры 27, 28 - в единичное состо ние. Сигналами низкого уровн  с пр мых выходов триггеров 25. 26, 29, 31, 32 закрыты по одному из входов элементы И 35, 37, 42, 43, 44,

сигналами высокого уровн  с пр мых выходов триггеров 27 и 28 открыты по одному из входов элементы И 38 и 41, сигналами высокого уровн  с инверсного выхода триггера 25 открыты элементы И 39, 40, а сигналом

высокого уровн  с инверсного выхода триггера 26 - элемент И 36.

В исходное состо ние устройство устанавливаетс  выходным импульсом, формируемым схемой 19 пуска, котора 

переводитс  в режим измерений или кнопкой Пуск (при единичных измерени х), или генератором импульсов запуска (при автоматических измерени х). Импульс с выхода схемы 19 пуска поступает по шине сброса

на соответствующие узлы и триггеры устройства , устанавлива  их в исходное состо ние . Этот же импульс выполн ет функцию пускового импульса V1 (момент времени tt на фиг. 3, а), дл  чего через элемент 53 задержки он подаетс  на S-вход триггера 25, перевод  его в единичное состо ние.

Сигналом низкого уровн  с инверсного выхода триггера 25 закрываютс  элементы И 39, 40. а сигналом высокого уровн  с пр мого выхода этого же триггера открываетс  элемент И 35. Кроме того, сигнал по п тому выходу блока 18 управлени  подаетс  на управл ющие входы селекторов-мультиплексоров 3 и 4, перевод  их в другое состо ние , при котором они открыты по первому входу,

С этого момента времени ti до момента времени t2 (фиг, 3, а) выполн етс  первый такт измерений, в течение которого с помощью АЦП 1 получают 2N отсчетов напр жени  Uq и записывают их в ОЗУ 6, 7: первые N отсчетов (q 1.N) в ОЗУ 6, а вторые N отсчетов (q N + 1, 2N)- в ОЗУ 7, причем адреса отсчетов, записываемых в ОЗУ 6 и 7,

задаютс  счетчиками 8 и 9 адреса в обратном пор дке, что упрощает в последующем вывод этих кодов дл  формировани  симме- ричной Vq и антисимметричной щ составл ющих сигнала. Така  запись кодов Uq в

ОЗУ 6 и 7 обеспечиваетс  противоположными режимами работы счетчиков 8 и 9 адреса (суммирование и вычитание) при записи кодов Uq и одинаковыми режимами (в данном

случае вычитание, но можно и суммирование ) при списывании кодов Uq с ОЗУ 6 и 7,

Импульсы с первого выхода делител  24 частоты, следующие с заданным интервалом (или периодом) дискрнетизации Тд (фиг. 3, а) входного сигнала и U(t) через открытый элемент И 35 и элемент ИЛИ 51 поступают на счетчик 20 отсчетов, по первому выходу блока 18 управлени  на вход запуска АЦП 1, на сигнальный (или информационный) вход которого подаетс  измер емый сигнал U(t), и через элемент ИЛИ 50 на первые входы элементов И 41, 42. Поскольку элемент И 42 закрыт сигналом низкого уровн  с пр мого выхода триггера 29, то импульсы с выхода элемента И 35 через него не проход т. В то же врем  эти импульсы поступают через открытый элемент И 41 по шестому выходу блока 18 управлени  на счетный вход счетчика 8 адреса и на первый вход элемента 1/1 39, через который они не проход т, так как он закрыт по второму входу сигналом низкого уровн  с инверсного выхода триггера 25.

Импульсы, поступающие с первого выхода блока 18 управлени  на вход запуска АЦП 1, перевод т его в рабочее состо ние, и на информационном (или кодовом) выходе АЦП 1 образуютс  коды мгновенных значений (или отсчеты) Uq сигнала U(t) в моменты дискретизации tq. Эти коды через селектор- демультиплексор 2 и селектор-мультиплексор 3 поступают на информационные входы ОЗУ 6, адреса  чеек пам ти которого задаютс  кодом счетчика 8 адреса, подаваемым на адресный вход ОЗУ 6. Состо ние счетчика 8 адреса последовательно увеличиваетс  на единицу импульсами, поступающими на его счетный входе шестого выхода блока 18 управлени  синхронно с импульсами запуска АЦП 1. Запись кодов Uq с АЦП 1 в ОЗУ б осуществл етс  импульсами Конец преобразовани , которые подаютс  с одноименного выхода АЦП 1 через элемент ИЛИ 5 на входы записи ОЗУ 6, 7. Так устройство работает до получени  N отсчетов Uq (q 1,N), т. е. в течение импульсов запуска, подсчитываемых счетчиком 20 отсчетов. После этого счетчик 20 обнул етс  и на его выходе образуетс  импульс V2 (момент времени 12 на фиг. 3, а), который восстанавливает исходное состо ние счетчика 20 и через открытый элемент И 36 подаетс  на счетчик 21 тактов, записыва  в него единицу . На первом выходе шифратора 22 формируетс  высокий уровень сигнала, который поступает на S-вход триггера 34, через элемент ИЛИ 47 на R-вход триггера 28 и через элемент ИЛИ 48 на S-вход триггера 29. Триггер 34 устанавливаетс  в единичное состо ние , сигнал высокого уровн  с его пр мого выхода поступает по третьему выходу блока 18 управлени  на управл ющий вход селек- тора-демультиплексора 2 и переводит его в

другое состо ние, при котором он закрываетс  по первому выходу и открываетс  по второму выходу. Триггер 28 возвращаетс  в исходное состо ние, закрыва  элемент И 41, а триеггер 29 переключаетс  в единичное состо ние, открыва  элемент И 42.

После этого с момента времени t2 до момента времени ts (фиг. 3,а) импульсы с выхода элемента И 35 продолжают поступать на запуск АЦП 1 по первому выходу

блока 18 управлени , а также через элемент ИЛИ 50 и элемент И 42 по седьмому выходу блока 18 управлени  на счетный вход счетчика 9 адреса. Коды с выхода АЦП 1 через селектор-демультиплексор 2 и селектормультиплексор 4 податюс  на информационный вход ОЗУ 7, адреса которого задаютс  кодом вычитающего счетчика 9 адреса , С получением очередных N отсчетов Uq (q N + 1, 2N) на выходе счетчика 20

образуетс  импульс V3 (момент времени хз на фиг. 3, а), который через элемент И 36 записываетс  в счетчик 21 тактов. На втором выходе шифратора 22 образуетс  сигнал высокого уровн , который поступает на

R-вход триггера 25, на S-вход триггера 31 и через элемент ИЛИ 46 на S-вход триггера 28. Триггер 25 возвращаетс  в исходное состо ние , закрыва  элемент И 35 и открыва  элементы И 39, 40, а также сигналом по

п тому выходу блока 18 управлени  переключает селекторы-мультиплексоры 3 и 4, открыва  их по второму входу, и устанавливает счетчик 8 адреса по его управл ющему входу (входу реверса) в режим вычитани , К

этому моменту в счетчик 8 адреса будет записано число N и оно сохран етс , В счетчике 9 адреса также восстанавливаетс  число N его выходным импульсом после того, как в предыдущем такте на него поступило N

импульсов с седьмого выхода блока 18 управлени ,

С момента времени ta до момента времени t4 (фиг. 3, б) выполн етс  второй такт измерений, при котором осуществл етс 

вычисление кодов симметричной vq и антисимметричной составл ющих сигнала по отсчетам Uq, записанным в ОЗУ 6 и 7. Причем в этом, вычислительном такте списывани  кодов Uq может производитьс  с

высокой частотой, ограничиваемой только быстродействием выполнени  операций в блоке 12 суммировани  и в блоке 13 вычитани . Эти импульсы подаютс  с второго выхода делител  24 частоты через открытый

элемент И 43, через элемент ИЛИ 50 и через элементы И 41 и 42 по шестому и седьмому выходам блока 18 управлени  на счетные входы счетчиков 8 и 9 адреса. Оба счетчика работают в одном направлении, а следовательно , адреса кодов Uq в ОЗУ 6 и 7 измен ютс  симметрично относительно границы, р аздел ющей их на две половины Uq (q -1,N) и U-q (q N+1, 2N) (момент времени t на фиг, 3, а), что достигаетс , как указывалось , противоположным изменением адресов кодов Uq в одном из ОЗУ, в данном случае в ОЗУ б, при их записи и списывании. С некоторой задержкой по отношению к входным импульсам счетчиков 8, 9 адреса на выходах элементов 55 и 57 задержки формируютс  импульсы, поступающие по восьмому и дев тому выходам блока 18 управлени  на входы списывани  ОЗУ 6, 7. Коды Uq с ОЗУ 6 через селектор-демультип- лексор 10, открытый по первому входу, подаютс  на первые входы блока 12 суммировани  и бпока 13 вычитани , а коды U-q с ОЗУ 7 через селектор-демультиплек- сор 11, также открытый по первому входу, поступают на вторые входы бтока 12 суммировани  сумматора и блока 13 вычитани .

В блоке 12 суммировани  и блоке 13 вычитани  согласно соотношени м (24) и (25), коды Vq и Wq которые через селекторы- мультиплексоры 3 и 4, открытые по вторым входам, подаютс  на информационные входы ОЗУ 6 и 7, т. е, дл  хранени  кодов vq и Wq используютс  те же ОЗУ 6 и 7, дл  чего они записываютс  в  чейки пам ти списанных кодов Uq и U-q. Поскольку число кодов vq и Wq равно N(q 1, N), то объем каждого ОЗУ 6 и 7 позвол ет записать раздельно все

КОДЫ Vq И (Уд .

Запись кодов vq, atq осуществл етс  импульсами, поступающими по четвертому выходу блока 18 управлени  через элемент ИЛИ 5 на объединенные входы записи ОЗУ 6 и 7. Эти импульсы образуютс  на выходе элемента ИЛИ 45 с некоторой задержкой, задаваемой элементами 54 и 56 задержки по отношению к импульсам списывани  на выходах элементов 55 и 57, задержки. Выходные импульсы элемента ИЛИ 45 подаютс  через открытый элемент И 38 на четвертый выход блока 18 управлени  и через элмент ИЛИ 51 на счетчик 20 отсчетов. С поступлением N импульсов списывани  (и записи) 6, 7 будут записаны коды vq, щ (q 1 ,IM) и в этот момент в очередной раз обнулитс  счетчик 20 отсчетов. Его третий выходной импульс V4 (момент времени t4 на фиг. 3, 6) через открытый элемент И 36 поступит в счетчик 21 тактов и на третьем

0

5

0

5

0

5

0

5

0

5

выход шифратора 22 образуетс  сигнал, который подаетс  на S-вход триггера 26, на R-вход триггера 27, через элемент ИЛИ 49 на R-вход трш гера 29. на -г.м ,r -пгггра 3 1 и через элемент ИЛИ 52 па S-вход rpni i ера 32.

Триггер 26 устанавливаетс  в единичное состо ние, закрыва  элемент И 36 и открыва  элемент И 37. Кроме того, сигнал с инверсного выхода триггера 26 поступает по дес тому выходу блока 18 управлени  на управл ющие входы селекторов-демультип- лексоров 10, 11, открыва  из по второму выходу. Триггеры 27, 29 и 31 возвращаютс  в исходное состо ние, закрыва  элементы И 38, 42 и 43 соответственно. Триггер 32 устанавливаетс  в единичное состо ние,открыва  элемент И 44 дл  прохождени  импульсов с третьего выхода делител  24 частоты.

На этом завершаетсс  второй такт измерений и начинаетс  третий такт измерений , в течение которого производитс  определение частоты, в соответствии с известным , как и в прототипе, критерием (1),

но величины v и vs в отличие от прототипа , наход т с применением цифрового рекурсивного фильтра 15 согласно выражени м (20), (22), 8 свою очередь третий такт работы устройства выполн етс  за несколько одинаковых циклов вычислений. Рассмотрим первый цикл вычислений. Импульсы с третьего выхода делител  24 частоты поступают через открытый элемент И 44, элемент ИЛИ 50 и открытый элемент И 41 по шестому выходу блока 18 управлени  на счетный вход счетчика 8 адреса , задава  последовательно адреса кодов в ОЗУ 6. Списывание кодов vq осуществл етс  теми же импульсами с выхода элемента И 41, которые подаютс  через открытый элемент И 39 и элемент 55 задержки по восьмому выходу блока 18 управлени  на вход списывани  ОЗУ 6. Кеды vq с выхода ОЗУ 6 через селектор-демультиплек- сор 10 и селектор-мультиплексор 14 поступают на вход цифрового рекурсивного фильтра 15 и на первый информационный вход блока 16 вычислений. Работа цифрового рекурсивного фильтра 15 синхронизируетс  импульсами, поступающими на него по двенадцатому выходу блока 18 управлени  с четвертого выхода делител  24 частоты. Частота этих импульсов выбираетс  исход  из быстродействи  цифрового рекурсивного фильтра 15. После завершени  вычислени  кода V( этот код с выхода фильтра 15 вводитс  в блок 16 вычислений по его второму информационному входу. Коды vq и

(q 1,N) записываютс  в ОЗУ блока 16 вычислений. После получени  всех N кодов V( на выходе счетчика 20 отсчетов образуетс  импульс V5 (момент времени ts на фиг. 3, в), который через открытый элемент И 37 поступает на счетные входы триггеров 30 и 33, устанавлива  их в единичное состо ние. Сигнал высокого уровн  с пр мого выхода триггера 30 подаетс  через элементы ИЛИ 47 и 48 на R-вход триггера 28 и на S-вход триггера 29. Триггер 28 устанавливаетс  в нулевое состо ние, закрыва  элемент И 41, з триггер 29 переключаетс  в единичное состо ние , открыва  элемент 42. Тем самым устройство переводитс  в режим вычислени  КОДОВ СОфд .

В этом режиме импульсы с третьего выхода делител  24 частоты поступают через открытый элемент И 44, элемент ИЛИ 50 и открытый элемент И 42 по седьмому выходу блока 18 управлени  на счетный вход счетчика 9 адреса, задава  последовательно коды fUq в ОЗУ 7, Списывание кодов с ОЗУ 7 осуществл етс  импульсами, поступающими на его вход списывани  по дев тому выходу блока 18 управлени  с выхода элемента 57 задержки. Эти же импульсы через элемент 56 задержки, элемент ИЛИ 45 и элемент ИЛИ 51 подаютс  на вход счетчика 2 0 отсчетов. Коды через селектор-де- мультиплексор 11 и селектор-мультиплексор 14 поступают в цифровой рекурсивный фильтр 15 и в блок 16 вычислений. В цифровом фильтре 15 образуютс  коды софд, которые с выхода фильтра подаютс  в блок 16 вычислений. Коды (Dq и utyq записывают- с  в ОЗУ блока 16 вычислений. После получени  всех N кодов Щц импульс Vs (момент времени te на фиг. 3, г) с выхода счетчика 20 отсчетов, поступа  через открытый элемент И 37 на счетные входы триггеров 30 и 33, устанавливает их в нулевое состо ние. Сигнал высокого уровн  с инверсного выхода триггера 30 подаетс  через элемент ИЛИ 46 на S-вход триггера 28 и через элемент ИЛИ 49 на R-вход триггера 29. Триггер 28 устанавливаетс  в единичное состо ние, открыва  элемент И 41, а триггер 29 устанавливаетс  в нулевое состо ние, закрыва  элемент И 42. Тем самым устройство снова переводитс  в режим вычислени  величин уфр при новом значении опорной частоты ш .

Однако сам процесс вычислени  новых величин УФЧ и (УфЧ задерживаетс  на врем  вычислени  функционала а по формуле (1) в блоке 16 вычислений. Это обеспечиваетс  тем, что сигналом высокого уровн  с инверсного выхода триггера 33, поступаю0

5

0

5

0

5

0

5

0

5

щим на R-вход триггера 32, последний устанавливаетс  в нулевое состо ние и закрывает элемент И 44, прекраща  поступление тактовых импульсов на списывание кодов vq . В то же врем  сигнал высокого уровн  с инверсного выхода триггера 33 поступает по второму выходу блока 18 управлени  в блок 16 вычислений, перевод  его в режим вычислений.

Блок 16 вычислений приступает к цифровой обработке введенного в него массива данных в следующем пор дке: вычисл ет величины /li и Я2 по формулам (4)(5); опреОО

дел ет величины vЈ и vf по формулам (20), (22); вычисл ет функцию т по формуле (1).

После завершени  процесса вычислений в блоке 16 вычислений в нем задаетс  новое значение частоты сл, а его выходной сигнал V7 (момент времени п на фиг. 3, д) подаетс  на входы цифрового рекурсивного фильтра 15 и блока 18 управлени , В цифровом рекурсивном фильтре 15 устанавливаетс  значение Aa , а в блоке 18 управлени  сигнал через элемент ИЛИ 52 поступает на S-вход триггера 32, перевод  его в единичное состо ние и открыва  элемент И 44. После этого полностью повтор етс  цикл вычислений величин уфд и шфц (фиг, 3, в, г), а затем функции . Аналогично выполн ютс  последующие циклы вычислений дл  других значений частотьшдо получени  услови  Г(со0) макс при некотором значении частоты (Do которое принимаетс  за результат измерени .

После этого в блоке 16 вычислений как и в прототипе, определ етс  амплитуда и фаза сигнала по формулам (6), (7),

Таким образом, использование изобретени  при построении цифровых приборов дл  измерени  характеристик синусоидального сигнала позвол ет повысить точность и уменьшить врем  измерени .

Claims (2)

1. Формула изобретени 

   1, Устройство дл  измерени  характеристик синусоидального сигнала, содержащее аналого-цифровой преобразователь, последовательно соединенные первый счетчик адреса и первое оперативное запоминающее устройство, блок вычислений, блок управлени , блок индикации и элемент ИЛИ, причем первый вход аналого-цифрового преобразовател  соединен с входом устройства , а второй вход - с первым выходом блока управлени , второй выход которого подключен к управл ющему входу блока вычислений , выход блока вычислений соединен с входом блока индикации, отличающеес  тем, что, с целью повышени  точности и быстродействи  измерений, в

   него введены второй счетчик адреса, второе оперативное запоминающее устройство, три селектора-мультиплексора, три селекто- ра-демультиплексора. цифровой рекурсивный фильтр, блок суммировани  и блок вычитани , причем первый выход аналого- цифрового преобразовател  соединен с ин- формационным входом первого селектора-демультиплексора, управл ющий вход которого соединен с третьим вы- ходом блока управлени , второй выход аналого-цифрового преобразовател  соединен с первым входом элемента ИЛИ, второй вход которого соединен с четвертым выходом блока управлени , первый и второй вы- ходы первого селектора-демультиплексора соединены соответственно с первыми информационными входами первого и второго селекторов-мультиплексоров, второй информационный вход первого селектора- мультиплексора соединен с выходом блока суммировани , второй информационный вход второго селектора-мультиплексора - с выходом блока вычитани , управл ющие входы первого и второго селекторов-мульть- иплексоров и управл ющий вход первою счетчика адреса объединены и соединены с п тым выходом блока управлени , шестой выход которого соединен со счетным входом первого счетчика адреса, а седьмой вы- ход - со счетным входом второго счетчика адреса, выходы первого и второго селекторов-мультиплексоров соединены соответственно с информационным входами первого и второго оперативных запоминающих уст- ройств, первые управл ющие входы которых объединены и соединены с выходом элемента ИЛИ, вторые управл ющие входы первого и второго оперативных запоминающих устройств соединены соответственно с восьмым и дев тым выходами блока управлени , а их выходы соединены соответственно с информационными входами второго и третьего селекторов-демультип- лексоров, управл ющие входы которых объ- единены и соединены с дес тым выходом блока управлени , первые выходы второго и третьего селектора-демультиплекасоров соединены с входами блока суммировани  и блока вычитани , вторые выходы которых соединены с первым и вторым информационными входами третьего селектора-мультиплексора , управл ющий вход которого соединен с одиннадцатым выходом блока управлени , выход соединен с первыми ин- формационными входами блока вычислений и цифрового рекурсивного фильтра, первый управл ющий вход которого соединен с двенадцатым выходом блока управле- ни , второй управл ющий вход - с

   управл ющим выходом блока вычислений и входом блока управлени  выход цифрового рекурсивного фильтра соединен с вторым информационным вхолом i .числе кий, а выход второю счетчика адреса соединен с адресным входом второго оперативного запоминающего устройства.
2. 2. Устройство по п. 1, отличающее- с   тем, что блок управлени  содержит схему пуска, счетчик отсчетов, счетчик тактов, шифратор, генератор импульсов, делитель частоты, дес ть триггеров, дес ть элементов И, восемь элементов ИЛИ. п ть элементов задержки, причем выход схемы пуска соединен с шиной сброса и через первый элемент задержки с S-входом первого триггера , пр мой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом делител  частоты, а его выход соединен с первым выходом блока управлени  и первым входом шестого и седьмого элементов ИЛИ, выход седьмого элемента ИЛИ соединен с входом счетчика отсчетов, выход которого соединен с первыми входами второго и третьего элементов И, второй второго элемента И соединен с инверсным выходом второго триггера, пр мой выход которого соединен с вторым входом третьего элемента И, выход второго элемента И соединен с входом счетчика тактов, кодовый выход которого соединен с кодовым входом шифратора , первый выход которого соединен с S-входом дес того триггера и первыми входами третьего и четвертого элементов ИЛИ, второй выход шифратора соединен с R-вхо- дом первого триггера, первым входом второго элемента ИЛИ и S-входом седьмого триггера, третий выход шифратора соединен с S-входом второго триггера, R-входами третьего и седьмого триггеров и первыми входами п того и восьмого элемента ИЛИ, второй вход которого соединен с входом блока управлени , а выход - с S-входом восьмого триггера, R-вход которого соединен с пр мым выходом дев того триггера и вторым выходом блока управлени , третий выход которого соединен с пр мым выходом дес того триггера, четвертый выход блока управлени  через четвертый элемент И соединен с пр мым выходом третьего триггера, а п тый выход соединен с пр мым выходом первого триггера, счетные входы шестого и дев того триггеров соединены с выходом третьего элемента И, пр мой выход седьмого триггера соединен с первым входом дев того элемента И, второй вход которого соединен с вторым выходом делител  частоты, а выход - с вторым входом шестого элемента ИЛИ, пр мой выход восьмого триггера соединен с первым входом дес того элемента И, второй вход которого соединен с третьим выходом делител  частоты , а выход - с третьим входом шестого элемента ИЛИ, выход которого соединен с первыми входами седьмого и восьмого элементов И, пр мой выход шестого триггера соединен с вторыми входами третьего и четвертого элементов ИЛИ, а инверсный выход - с вторыми входами второго и п того элементов ИЛИ, выходы второго и третьего элементов ИЛИ соединены соответственно, с S- и R-входом четвертого триггера, выходы четвертого и п того элементов ИЛИ соединен ы соответствен но с S- и R-входом п того триггера, пр мой выход четвертого триггера соединен с вторым входом седьмого элемента И, пр мой выход п того триггера соединен с вторым входом восьмого элемента И, выход седьмого элемента И соединен с первым входом п того элемента И и шестым выходом блока управлени , выход восьмого элемента И соединен с первым входом шестого элемента И и седьмым выходом блока управлени , вторые входы п того и шестого элементов И соединены с инверсным выходом первого триггера, выход п того элемента И через третий элемент задержки соединен с восьмым выходом блока управлени  и входом второго элемента задержки, выход шестого элемента И через п тый элемент задержки соединен с дев тым выходом блока управлени  и входом четвертого элемента задержки, выходы второго и четвертого элементов задержки соединены с двум  входами первого.элемента ИЛИ, выход которого соединен с вторым входом чет- вертого элемента И, дес тый, одиннадцатый и двенадцатый выходы блока управлени  соединены соответственно с инверсным выходом второго триггера, с инверсным выходом шестого триггера и четвертым выходом делител  частоты, вход делител  частоты соединен с выходом генератора импульсов, третий вход второго элемента ИЛИ соединен с шиной сброса.

   ..

   Jj-111 . ...

   35

   V NV2 N V3

   J

   t4

   ФигЗ

   t7