SU1732349A1 - Устройство дл вывода информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  обменом информацией между каналами Ввода-вывода и периферийными устройствами. Цель изобретени  - расширение области применени  устройства. В устройстве реализованы цикл загрузки и цикл вывода данных с возможностью изменени  16 з Ё Х| м ihO CJ 4 i4)

Description

длительности импульсов данных и интервалов между ними. В цикле загрузки данные подаютс  по входу 22 в блок 9 пам ти, импульс сопровождени  по входу 24 через элемент ИЛИ 3 запускает распределитель 5 импульсов, сигналы которого обеспечивают управление адресным счетчиком 4 и блоком 9 пам ти. В режиме вывода данных, который задаетс  по входу 23 устройства, данные переписываютс  из блока 9 пам ти в регистр 14. Данные содержат коды информации , длительности выходных импульсов и интервалов между выводимыми единицами информации. Коды провер ютс  по четности блоком 15, который включает счетчик 10

с помощью триггера 7. Счетчик 10 вырабатывает коды, которые сравниваютс  с соответствующими кодами регистра 14 блоками 17 и 18 сравнени . Блок 17 управл ет триггером 20 и через коммутатор 21 обеспечивает выдачу данных из регистра 14 во внешнее устройство. Блок 18 сравнени  через мажоритарный элемент 19, выполн ющий функцию формировател  импульса, отключает счетчик 10. После вывода всего массива данных дешифратор 6 включает триггер 8, который отключает распределитель 5 импульсов, обнул ет через элемент И 11 счетчик 4, регистр 14, и устройство возвращаетс  в исходное состо ние. 4 ил.

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  обменом информацией между каналами ввода-вывода и периферийными устройствами.

Цель изобретени  - расширение области применени  за счет обеспечени  формировани  изменени  длительности сигналов выводимой информации и интервалов между ними.

На фиг. 1 приведена блок-схема устройства; на фиг, 2 - схема распределител  импульсов; на фиг. 3 - временна  диаграмма работы распределител  импульс г-. на фиг, 4 - временна  диаграмма работы устройства .

Устройство содержит формирователь 1 импульсов, первый и второй элементы ИЛИ 2 и 3, первый счетчик 4, распределитель 5 импульсов, дешифратор 6, второй и первый триггеры 7 и 8, блок 9 пам ти, второй счетчик 10, второй и третий элементы И 11 и 12, третий элемент ИЛИ 13, регистр 14, блок 15 контрол  по четности, первый элемент И 16, первый и второй блоки 17 и 18 сравнени , мажоритарный элемент 19, третий триггер 20, коммутатор 21, информационные входы 22, вход 23 выбора режима, вход 24 импульсов сопровождени  данных, вход 25 тактовых импульсов, выходы 26 устройства.

Распределитель 5 импульсов (фиг. 2) содержит триггер 27, элемент НЕ 28, счетчик 29, дешифратор 30, элементы И 31 и 32, мажоритарный элемент 33.

Устройство работает следующим образом .

В исходном положении счетчик 4, триггеры 7, 8 и 20, регистр 14 и триггер 27 распределител  5 импульсов установлены в нулевое положение (цепи начальной установки не схеме не показаны). В процессе

работы устройства выполн етс  цикл загрузки и цикл вывода данных. Цикл загрузки задаетс  по входу 23 устройства потенциальным сигналом низкого уровн . Данные

по входу 22 .поступают на информационные входы блокз 9 пам ти, импульс сопровождени  данных по входу 24 через элемент ИЛИ 3 запускает распределитель 5 импульсов. В последнем срабатывает триггер 27, который разрешает счет тактовых импульсов в счетчике 29. Состо ни  счетчика 29 декодируютс  дешифратором 30, сигналы с выходов которого селектируютс  через элементы И 31, и 32 и мажоритарный элемент 33 инверсным тактовым импульсом. Мажоритарный элемент 33 с обратной св зью формирует импульс, который обнул ет триггер 27 и цикл работы распределител  импульсов заканчиваетс  (фиг, 4). За один цикл распределитель импульсов формирует три импульса на своих выходах. Импульс с первого выхода в цикле загрузки не используетс . Импульс с второго выхода распределител  импульсов 5 обеспечивает запись данных в

блок 9 пам ти по адресам, задаваемым счетчиком 4. Приращение адресов в счетчике 4 обеспечиваетс  импульсом с третьего выхода распределител  5 импульсов. По окончании цикла загрузки внешнее устройство

задает по входу 23 режим вывода данных потенциальным сигналом высокого уровн . По фронту этого сигнала формирователь 1 формирует импульс, который через элемент ИЛИ 2 устанавливает счетчик 4 в нулевое

состо ние и через элемент ИЛИ 3 включает распределитель 5 импульсов. Импульс с первого выхода распределител  5 импульсов через элемент ИЛИ 13 устанавливает регистр 14 в нулевое состо ние. Импульс с

второго выхода распределител  5 импульсов подаетс  на стробирующий вход блока

9 пам ти и выполн етс  цикл считывани  байта данных по нулевому адресу счетчика 4. Байт данных записываетс  в регистр 14. Байт данных содержит код информационной части, код длительносчти сигнала информации и код интервала между выдаваемыми данными. Коды длительности и интервала могут быть одинаковыми дл  всех байтов данных данного массива информации или переменными величинами в зависимости от требований внешнего принимающего устройства. Код информационной части подаетс  на коммутатор 21 и на дешифратор 6 признака конца массива. Код длительности сигнала подаетс  на блок 17 сравнени , код интервала - на блок 18 сравнени . Кроме того, весь код данных подаетс  на блок 15 контрол  по четности и при правильной четности блок 15 формирует сигнал, подготавливающий к открыванию элемент И 16. Импульс с третьего выхода распределител  5 увеличивает содержимое счетчика 4 на единицу и через элемент И 16 устанавливает трип еры 7 и 20 в единичное состо ние. Кроме того, импульс с третьего выхода распределител  5 импульсов обнул ет триггер 27 и распределитель 5 импульсов устанавливаетс  в нулевое положение. Триггер 20 открывает коммутатор 21 и код информации выдаетс  во внешнее устрой- ство по выходу 26. Триггер 7 включает счетчик 10, который заполн етс  тактовыми импульсами, поступающими с 25 устройства . Период тактовых импульсов и их количество определ ют величины интерва- лов, вырабатываемых в виде кодов счетчиком 10. Код на первых выходах счетчика 10 соответствует длительности выходного сигнала данных. При совпадении кодов на входах блока 17 сравнени  последний фор- мирует сигнал, который устанавливает в нулевое состо ние триггер 20. При этом коммутатор 21 закрываетс  и код информации с выходов 26 устройства снимаетс . Код интервала между данными формируетс  на вторых выходах счетчика 20. При совпадении кодов на входах блока 18 сравнени  последний формирует сигнал, который подаетс  на вход мажоритарного элемента 19. На второй вход мажоритарного элемента 19 поступает последовательность тактовых импульсов с входа 25 устройства. Мажоритарный элемент 19 с обратной св зью  вл етс  формирователем одиночного импульса, формирует выходной сигнал при совпадении на его входах двух сигналов из трех. При совпадении тактового импульса с сигналом блока 18 сравнени  формируетс  импульс на выходе элемента 19, который самоблокируетс  на врем  тактового импульса по своему третьему входу. Импульс элемента IS устанавливает в нулевое состо ние триггер 7, отключает этим счетчик 10 и опрашивает элементы И 11 и 12. Так как триггер 8 установлен в нулевое положение, то открываетс  элемент И 12 и импульс с его выхода через элемент ИЛИ 3 снова включает распределитель 5 импульсов и выполн етс  следующий цикл вывода данных из блока 9 пам ти и т.д. Последним символом массива данных, содержащихс  в блоке 9 пам ти,  вл етс  символ признака конца массива, который декодируетс  дешифратором 6. Сигнал с выхода дешифратора 6 поступает на информационный вход триггера 8, который устанавливаетс  в единичное состо ние текущим тактовым импульсом. Триггер 8 закрывает элемент И 12 и подготавливает к открыванию элемент И 11. В цикле вывода символа конца массива сигнал с выхода мажоритарного элемента 19 через элемент И 11 устанавливает в нулевое состо ние через элемент ИЛИ 2 счетчик.4. через элемент ИЛИ 13 - регистр 14. После обнулени  регистра 14 снимаетс  сигнал на выходе дешифратора 6, триггер 8 устанавливаетс  в нулевое положение текущим тактовым импульсом и устройство возвращаетс  в исходное состо ние . Таким образом, измен   коды длительности и интервала в кодах данных, можно измен ть эти параметры в процессе вывода данных во внешнее устройство.

В устройстве обеспечиваетс  изменение длительности выдаваемых сигналов информации и интервалов между ними, что позвол ет сопр гать устройство с различными типами внешних приемных устройств без дополнительного согласовани  по временным параметрам выводимой информации и без применени  электрической схемы устройства, что расшир ет функциональные возможности и область использовани  устройства .

Claims (1)

1. Формула изобретени  Устройство дл  вывода информации, содержащее блок пам ти, первый и второй счетчики, регистр, формирователь импульсов , первый блок сравнени , первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, первый и второй триггеры , причем информационные входы блока пам ти  вл ютс  информационными входами устройства, вход записи-чтени  блока пам ти  вл етс  входом выбора режима устройства, адресные входы блока пам ти соединены с выходами первого счетчика, выход первого элемента ИЛИ соединен с входом сброса первого счетчика, выход формировател  импульсов соединен с первым входом

   второго элемента ИЛИ, второй вход которого  вл етс  входом сигнала сопровождени  данных устройства, счетный вход второго счетчика и тактовый вход первого триггера  вл ютс  тактовым вхрдом устройства, выход первого элемента И соединен с входом установки в 1 второго триггера, выходы третьей группы регистра соединены с входами первой группы первого блика сравнени , отличающеес  тем, что, с целью расширени  области применени  за счет обеспечени  изменени  длительности сигналов выводимой информации и интервалов между ними, в устройство введены дешифратор , коммутатор, блок контрол  четности, второй блок сравнени , распределитель импульсов , мажоритарный элемент, вход записи-чтени  блока пам ти соединен с входом формировател  импульсов, выход которого соединен с первым входом первого элемента ИЛИ, выходы блока пам ти соединены с информационными входами регистра, выходы первой группы которого соединены с информационными входами коммутатора, выходы которого  вл ютс  выходами устройства , выходы второй группы регистра соединены с входами первой группы второго блока сравнени , выходы первой, второй и третьей групп регистра соединены с входами блока контрол  четности, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом установки в 1 третьего триггера, выход которого соединен с управл ющим входом коммутатора, выходы первой группы регистФиг . 2

   ра соединены с входами-дешифратора, выход которого соединен с информационным входом первого триггера, пр мой и инверсный выходы которого соединены с первыми

   входами второго и третьего элементов И соответственно, выход второго элемента И соединен с вторыми входами первого и третьего элементов ИЛИ. выход третьего элемента ИЛИ соединен с входом сброса

   регистра, выходы первой и второй групп второго счетчика соединены с входами вторых групп первого и второго блоков сравнени  соответственно, вмход первого блока сравнени  соединен с входом сброса

   третьего триггера, выход второго блока сравнени  соединен с первым входом мажоритарного элемента, выход которого соединен с вторыми входами второго и третьего элементов И, входом сброса второго триггера

   и вторым входом мажоритарного элемента, третий вход которого и тактовый вход распределител  импульсов объединены со счетным входом второго счетчика, управл ющий вход и вход сброса которого соединены соответственно с пр мым и инверсным выходами второго триггера, выход второго элемента ИЛИ соединен с управл ющим входом распределител  импульсов, первый выход которого соединен с первым входом третьего

   элемента ИЛИ, второй выход - со стробиру- ющим входом блока пам ти, а третий выход - со вторым входом первого элемента И и счетным входом первого счетчика, выход третьего элемента И соединен с третьим

   входом второго элемента ИЛИ.

   HL ГЛ„Г1Г П. MIILJCIL

   СТ31(2р)

   .1

   icjgf/j I 1

   DC32(2)

   J)32(3)

   1

   m

   ИЗЗ

   П

   ИЗЦn

   МЭ35

   n

   /Z.J

   Вход 22

   Вход23 Загрузка Вход 24

   Р1

   I

   1

   , 8ь/Ј0о