SU1732341A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  умножени  чисел, может быть использовано дл  цифровой обработки сигналов. Цель - сокращение аппаратурных затрат. Цель достигаетс  тем, что в устройство, содержащее узел одноразр дного суммировани , регистр множител , накапливающий сумматор, группу элементов И, введены преобразователь пр мого кода, дополнительный элемент задержки с запоминанием знакового разр да множител . В основу работы положен алгоритм умножени  на основе вычислени  разр дных сумм частичных произведений с последующим их суммированием со сдвигом на один разр д друг относительно друга. Алгоритм умножени  реализован на элементах суммировани , вход щих в состав узла одноразр дного суммировани . 5 з.п.ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике, к устройствам дл  умножени  чисел и может быть использовано дл  цифровой обработки сигналов.

Известно устройство умножени , содержащее регистры множимого и множител , комбинационный сумматор частичных произведений, преобразователь кодов и схемы подключени  учетверенного множимого. Устройство обеспечивает высокое быстродействие .

Недостатком этого устройства  вл ютс  большие аппаратурные затраты.

Известно также устройство умножени , примен емое в машине JBM-360, содержащее схему дерева сумматоров, состо щую из шести преобразователей кодов, каждый из которых включает комбинационную схему преобразовани  трех слагаемых в два, регистр пор зр дныхсумм, регистр переносов , две группы элементов И, при этом п тый и шестой преобразователи кодов  вл ютс  накопител ми, причем выходы шести преобразовател  кодов соединены с входами сумматора формирующего полное произведение . В устройстве частичные произведени  подаютс  на входы дерева сумматоров последовательно группами по шесть частичных произведений.

Недостатком этого устройства  вл етс  никое быстродействие из-за последовательной организации вычислений, большие аппаратурные затраты.

Наиболее близким техническим решением  вл етс  устройство дл  умножени , содержащее схему дерева сумматоров, выполненную из шести групп преобразователей кодов, каждый из которых включает логическую схему преобразовател  трех слагаемых в два, регистра разр дных сумм и регистра переносов, две группы элементов И, причем выходы последнего преобраи

со

-N

зовател  последней группы соединены с входами многоразр дного накапливающего сумматора, формирующего полное произведение . Устройство обеспечивает высокое быстродействие операции умножени  за счет исключени  длинных цепей переносов.

Недостатком известного устройства  вл ютс  большее аппаратурные затраты.

Цель изобретени  - сокращение аппаратурных затрат.

В устройство, содержащее узел одноразр дного суммировани , группу элементов И, регистр множител  и накапливающий сумматор, информационные входы которого соединены с соответствующими выходами узла одноразр дного суммировани , введены преобразователь пр мого кода в дополнительный, элемент задержки, информационный вход которого соединен с входом множител  устройства, а выход - с информационным входом регистра множител  и первым входом первого элемента И группы. Выходы разр дов регистра множител , кроме выхода последнего разр да, со- единены с первыми входами соответствующих элементов И группы, начина  с второго элемента И группы,вторые входы элементов И группы соединены с входами соответствующих разр дов множимого устройства. Выход первого элемента И группы соединен с информационным входом накапливающего сумматора, выход младшего разр да которого соединен с выходом результата устройства. Выход последнего разр да регистра множител  соединен с первым информационным входом преобразовател  пр мого кода в дополнительный , выход которого и выходы элементов И группы, кроме первого элемента И группы, соединены с соответствующи- ми входами узла одноразр дного суммировани . Второй информационный вход преобразовател  пр мого кода в дополнительный соединен с входом знакового разр да множимого устройства, вход установки в О которого соединен с входами установки в О элемента задержки, преобразовател  пр мого кода в дополнительный , регистра множител  накапливающего сумматора, тактовый вход которого соединен с тактовым входом регистра множител  и первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом элемента задержки.

Кроме того, узел одноразр дного суммировани  содержит три группы элементов суммировани  и элемент ИЛИ, причем входы элементов первой группы с первой по четвертый соединены с входами соответствующих групп узла одноразр дного суммировани .

Входы элементов суммировани  второй группы с первого по третий соединены с

выходами соответствующего веса элементов суммировани  первой группы. Входы первого элемента суммировани  третьей группы соединены с выходами соответствующего веса элементов суммировани  вто0 рой группы. Входы второго элемента суммировани  третьей группы соединены с выходами соответствующего веса элементов суммировани  второй группы и выходом среднего веса первого элемента суммирова5 ни  третьей группы. Входы элемента ИЛИ соединены с выходом старшего веса второго элемента суммировани  второй группы и выходами среднего веса третьего элемента суммировани  второй группы и второго эле0 мента суммировани  третьей группы. Выходы младшего веса первых элементов суммировани  второй и третьей групп, выход второго элемента суммировани  третьей группы, выход элемента ИЛИ и вы5 ход старшего веса третьего элемента сумми- ровани  второй группы соединены с выходами узла одноразр дного суммировани .

Кроме того, в качестве элемента сумми0 ровани  использован четырехвходовый одноразр дный сумматор, содержащий элемент И/НЕ, два элемента И-ИЛИ, элемент И, элемент НЕ, два элемента ЭКВИВА- ЛЕНТНОСТЬ и два элемента

5 НЕЭКВИВАЛЕНТНОСТЬ. Причем входы элемента И-НЕ соединены с входами четы- рехвходового одноразр дного сумматора с первого по четвертый, а выход - с входом элемента НЕ и первым входом элемента И.

0 Второй вход элемента И соединен с выходом первого элемента И-ИЛИ, входы первой группы которого соединены с первым и вторым входами четырехвходового одноразр дного сумматора. Первый и третий входы

5 четырехвходового одноразр дного сумматора соединены с входами второй группы первого элемента И-ИЛИ, входы третьей группы которого соединены с первым и четвертым входами четырехвходового одно0 разр дного сумматора, второй и третий входы которого соединены с входами четвертой группы первого элемента И-ИЛИ, входы п той группы которого соединены с вторым и четвертым входами четырехвходо5 вого одноразр дного сумматора, третий и четвертый входы которого соединены с входами шестой группы первого элемента И- ИЛИ. Входы первых элементов ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с первым и вторым входами четырехвходового одноразр дного сумматора, а выходы - с первыми входами соответственно первой и второй групп второго элемента И-ИЛИ. Входы вторых элементов ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с третьим и четвертым входами четырехвходового одноразр дного сумматора, а выходы - с вторыми входами соответственно второй и первой групп второго элемента И-ИЛИ. Выходы элемента НЕ, элемента 1/1 и второго элемента И-ИЛИ соединены с выходами четырехвходового одноразр дного сумматора.

Кроме того, в качестве элемента ЭКВИВАЛЕНТНОСТЬ использован элемент И- ИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй вход первой группы соединен с вторым инверсным входом второй группы.

Кроме того, в качестве элемента НЕЭКВИВАЛЕНТНОСТЬ использован элемент И- ИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй инверсный вход первой группы соединен с вторым входом второй группы.

В основу устройства положен алгоритм умножени  на основе вычислени  разр дных сумм частичных произведений с последующим их суммированием со сдвигом на один разр д друг относительно друга в виде:

2п + 1

2 2 2i:

I 0

z0 УОХО 20;

21(yix0 + y0xi) 2i;

22 (У2Хо + У1Х1 + УоХ2) 2l

zn (упх0 + yn-ixi +... + yixn-i + yoxn) 2П;

Zn+1 (уЗпХо + УпХ1 + ... + yiXn + УоХЗп 2n+i; Z2n (уЗнХп + УпХЗн + ... + У1ХЗн+ УО ХЗн) 22nl Z2n+1 (уЗнХЗн +УпХЗн + ... + У1ХЗн +УоХЗн) 22Ш-1,

где х0 - хп, ХЗМ(УО - УП, УЗН) - младшие - старшие знаковые разр ды множител  (множимого);

zi - i-  разр дна  сумма частных произведений;

2i - весовые коэффициенты разр дных сумм.

Алгоритм умножени  реализован на элементах суммировани , Работа элемента суммировани  описываетс  соотношени МИ: )()();

fl(,zvod,(y:4voi2 5V(yi2cy;4.

( (Ьг oi,,

где си, #2, ссз, се4-одноименные разр ды частичных произведений;

{ , 1, ft 2} позиционный код разр дного частичного произведени .

На фиг. 1 изображено устройство дл  умножени ; на фиг.2 - узел одноразр дного суммировани ; на фиг.З - четырехвходовый одноразр дный сумматор.

Устройство (фиг.1) содержит информационный вход 1 приема множител , информационные входы 21-2 т приема параллельным кодом множимого, первый тактовый вход 3i приема двух импульсов, второй тактовый вход За приема импульсов,

вход 4 установки в О, элемент 5i задержки с запоминанием знакового разр да множител , регистр 5а множител , триггер 5з, элемент И-ИЛИ 54 преобразовател  кодов, группу 61-617 элементов И, узел 7 одноразр дного суммировани , многовходовый многоразр дный сумматор 8, регистр 9 разр дных частичных произведений, выход 10 выдачи произведений.

Узел одноразр дного суммировани 

(фиг.2) содержит информационные входы 111-116 приема одноименных разр дов частичных произведений; элементы 12i-124 суммировани  первой группы, элементы суммировани  второй группы, элементы 14i и 142 суммировани  третьей группы и элемент ИЛИ 15.

Четырехвходовый одноразр дный сумматор (фиг.З) содержит элемент И-НЕ 16i, элементы И-ИЛИ 16э, элемент НЕ

16, элемент И 16в.

Устройство работает следующим образом .

Предварительно устанавливаютс  в нулевое состо ние регистры 5а и 9 и триггеры

5i и 5з устройства по сигналу, поступающему на вход 4. На входы 2i-2i подаютс  параллельным кодом множимое, единичные разр ды которого открывают элементы И 61-617. На вход 1 поступает последовательно разр д за разр дом, начина  с младших разр дов, значение множител  xi, которое продвигаетс  в элементе 5i задержки, регистре 52 по тактовым импульсам (поступающим на вход За и 3i соответственно). По

мере продвижени  множител  в элементе 5i задержки, регистре 5а через открытые элементы И 61-617 в каждом такте выдаютс  значени  разр дных частичных произведений . Таким образом, в первом такте в элементе 5i задержки записываетс  первый разр д множител  х0 и из выхода элемента И 6i выдаетс  значение х0у0, которое поступает на первый вход сумматора 8. При этом значение х0уо выдаетс  из выхода 10 в виде

младшего первого разр да произведени . Во втором такте в элементе 5i задержки и в регистре 52 записываютс  два разр да множител  XL х0 и из выходов элементов И 6i и ба выдаетс  два значени  разр дных частич- 5 ных произведений xiy0 и x0yi, которые поступают в виде одноименных разр дов на входы сумматора 8 и узла 7 одноразр дного суммировани . При этом в регистре 9 записываетс  значение старшего разр да раз- 10 р дной суммы (xiy0 + x0yi). Младший разр д этой разр дной суммы выдаетс  из выхода 10 в виде второго младшего разр да произведени . В третьем такте в элементе 5i задержки и в регистре 52 фиксируетс  три 15 разр да множител  ха, xi, x0 и из выходов элементов И 61-63 выдаетс  три значени  разр дных частичных произведений Х2Уо, xiyi, х0у2, которые поступают в виде одноименных разр дов на входы сумматора 8 и 20 узел 7 одноразр дного суммировани . При этом вычисл етс  треть  разр дна  сумма (х2Уо + xiyi + х0у2) и одновременно суммируетс  в сумматоре 8 со значением 2 (xiy0 + x0yi), поступающими из регистра 9 на вто- 25 рые входы сумматора 8. В регистре 9 в третьем такте записываетс  значение старших разр дов разр дной суммы х2Уо + xiyi+ + х0у2 + 2(xiy0 + x0yi). Младший разр д последней разр дной суммы выдаетс  из вы- 30 хода 10 в виде третьего младшего разр да произведений и т.д.

Таким образом, результат произведени  выдаетс  из выхода 10 поразр дно в виде младших разр дов разр дных сумм ча- 35 стичных произведений, вычисленных в каждом такте.

При этом, происходит сокращение аппаратных затрат ,более, чем в 2 раза, по сравнению с известным устройством.40

Claims (6)

1. Устройство дл  умножени , содержащее узел одноразр дного суммировани , группу элементов И, регистр множител  и накапливающий сумматор, информацион- 45 ные входы которого соединены с соответствующими выходами узла одноразр дного суммировани , отличающеес  тем, что, с целью сокращени  аппаратурных затрат, в него введены преобразователь пр мого 50 кода в дополнительный, элемент задержки, информационный вход которого соединен с входом множител  устройства, а выход - с информационным входом регистра множител  и первым входом первого элемента И труп- 55 пы, выходы разр дов регистра множител , кроме выхода последнего разр да, соединены с первыми входами соответствующих элементов И группы, начина  с второго элемента И группы, вторые входы элементов И группы

соединены с входами соответствующих разр дов множимого устройства, выход первого элемента И группы с информационным входом накапливающего сумматора, выход младшего разр да которого соединен с выходом результата устройства, выход последнего разр да регистра множител  соединен с первым информационным входом преобразовател  пр мого кода в дополнительный , выход которого и выходы элементов И группы, кроме первого элемента И группы, соединены с соответствующими входами узла одноразр дного суммировани , второй информационный вход преобразовател  пр мого кода в дополнительный соединен с входом знакового разр да множимого устройства , вход установки в О которого соединен с входами установки в О элемента задержки, преобразовател  пр мого кода в дополнительный, регистра множител  и накапливающего сумматора, тактовый вход которого соединен сЧактовым входом регистра множител  и первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом элемента задержки .

2.Устройство по п.1, о т л и ч а ю щ е е- с   тем, что узел одноразр дного суммировани  содержит три группы элементов суммировани  и элемент ИЛИ, причем входы элементов первой-группы с первого по четвертый соединены с входами соответствующих групп узла одноразр дного суммировани , входы элементов суммировани  второй группы с первого по третий соединены с выходами соответствующего веса элементов суммировани  первой группы , входы первого элемента суммировани  третьей группы - с выходами соответствующего веса элементов суммировани  второй группы, входы второго элемента суммировани  третьей группы - с выходами соответствующего веса элементов суммировани  второй группы и выходом среднего веса первого элемента суммировани  третьей группы, входы элемента ИЛИ соединены с выходом старшего веса второго элемента суммировани  второй группы и выходами среднего веса третьего элемента суммировани  второй группы и второго элемента суммировани  третьей группы, выходы младшего веса первых элементов суммировани  второй и третьей групп, выход второго элемента суммировани  третьей группы, выход элемента ИЛИ и выход старшего веса третьего элемента суммировани  второй группы соединены с выходами узла одноразр дного суммировани .

3.Устройство по п.2, отличающее- с   тем, что в качестве элемента суммировани  использован четырехвходовый одноразр дный сумматор.

4. Устройство по п.З, о т л и ч а ю щ е е- с   тем, что четырехвходовый одноразр дный сумматор содержит элемент И-НЕ, два элемента И-ИЛИ, элемент И, элемент НЕ, элемент ЭКВИВАЛЕНТНОСТЬ и два элемента НЕЭКВИВАЛЕНТНОСТЬ, причем входы элемента И-НЕ соединены с входами четырехвходового одноразр дного сумматора с первого по четвертый, а выход - с входом элемента НЕ и первым входом элемента И, второй вход которого соединен с выходом первого элемента И-ИЛИ, входы первой группы которого соединены с первым и вторым входами четырехвходового одноразр дного сумматора, первый и третий входы которого соединены с входами второй группы первого элемента И-ИЛИ, входы третьей группы которого соединены с первым и четвертым входами четырехвходового одноразр дного сумматора, второй и третий входы которого соединены с входами четвертой группы первого элемента И- ИЛИ, входы п той группы которого соединены с вторым и четвертым входами четырехвходового одноразр дного сумматора , третий и четвертый входы которого соединены с входами шестой группы первого элемента И-ИЛИ, входы первых элементов

ъ

Г

ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с первым и вторым входами четырехвходового одноразр дного сумматора, а выходы - с первыми входами

соответственно первой и второй групп второго элемента И-ИЛИ, входы вторых элементов ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с третьим и четвертым входами четырехвходового одноразр дного

сумматора, а выходы - с вторыми входами соответственно второй и первой групп второго элемента И-ИЛИ, выходы элемента НЕ, элемента И и второго элемента И-ИЛИ соединены с выходами четырехвходового одноразр дного сумматора.

5.Устройство по п.З, отличающее- с   тем, что в качестве элемента ЭКВИВАЛЕНТНОСТЬ использован элемент И-ИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй вход первой группы - с вторым инверсным входом второй группы,

6.Устройство по п,3, отличающее- с   тем, что в качестве элемента НЕЭКВИВАЛЕНТНОСТЬ использован элемент И- ИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй инверсный вход первой группы - с вторым входом второй

группы.

Фиг.1

Фиг. 2

J30