SU1730733A1

SU1730733A1 - Устройство цикловой синхронизации

Info

Publication number: SU1730733A1
Application number: SU884626779A
Authority: SU
Inventors: Владимир Николаевич Данилов; Дмитрий Витальевич Паниткин; Владимир Цоктович Жапов; Анатолий Николаевич Петрунин
Original assignee: Предприятие П/Я А-3821
Priority date: 1988-12-26
Filing date: 1988-12-26
Publication date: 1992-04-30

Abstract

Изобретение относитс к технике передачи дискретной информации. Цель изобретени - упрощение устройства. Устройство содержит регистр сдвига 1, мультиплексор 2, блок 3 сравнени , регистр 4 эталона, блок 5 опроса каналов, блок 6 управлени . Устройство позвол ет на одном и том же оборудовании производить обработку информации , поступающей от нескольких источников , организованных по принципу байтового временного уплотнени , что приводит к достижению поставленной цели. 8 ил.

Description

Устройство относитс к технике передачи дискретной информации, в частности к устройствам синхронизации по циклам и кадрам.

Цель изобретени - расширение функциональных возможностей путем обработки многоканальных сигналов со знаковым уплотнением , поступающих от нескольких источников .

Структурна схема устройства приведена на фиг. 1; на фиг. 2 - программа работы устройства; на фиг. 3 - организаци блока пам ти; на фиг. 4 - структурна схема регистра эталона; на фиг. 5 - блок-схема мультиплексора и программа управлени его работой; на фиг. 6 - структурна схема блока управлени ; на фиг. 7 - временна диаграмма входного сигнала и импульсов управлени ; на фиг. 8 - структурна схема блока опроса каналов.

Устройство содержит регистр 1 сдвига, мультиплексор 2, блок 3 сравнени , регистр 4 эталона, блок 5 опроса каналов, блок 6

управлени и блок 7 пам ти. Мультиплексор 2 содержит битовые коммутаторы 8. Блок 6 управлени содержит генератор 9, счетчик 10. дешифратор 11 и элемент И 12 Блок 5 опроса каналов содержит триггеры 13.1- I3.n и 14 1-14 п мультиплексоры 15, 16. дешифратор 17 и формирователи коротких импульсов 18 1-18 п.

Устройство производит опрос входных каналов со знаковой структурой цикла информации и поиск в каждом канале синхро- комбинации. Дл каждого канала синхрокомбинации может иметь свое значение и разр дность.

Устройство работает следующим образом .

Перед началом работы производитс нулева начальна установка всех блоков и элементов устройства. В блок 7 пам ти в область хранени эталона производитс запись эталонных искомых синхрокомбинации и их длин в соответствии с номером канала Цепи установлени начальных уело (Л

с

4 CJ О

2

ы

вий и занесени настроечных данных, а также цепи синхронизации не показаны.

Блок 5 опроса с помощью тактовых импульсов производит побитную регистрацию входной информации на триггерах 14 независимо по каждому каналу. По номеру канала , поступающему от блока управлени 6, на выход блока 6 подаетс зарегистрированное значение информационного бита сигнала Запрос, который формируетс по тактовому импульсу, сопровождающему информационный бит. Наличие сигнала Запрос свидетельствует о том, что на вход устройства по данному каналу поступил очередной информационный бит.

Блок 6 управлени на каждом цикле обработки информации одного канала формирует четные управл ющие импульсы (фиг. 6 и 7). В начале цикла обработки блок б устанавливает адрес очередного канала. По управл ющему импульсу TI, действующему на первом входе блока 6, в регистр 4 занос тс значени эталонной синхрокомбинации опрашиваемого канала и ее длина из области хранени эталона блока 7 пам ти. Длина регистра 4 составл ет (Р+А) бит, где Р - разр дность максимальной синхрокомбинации , А - количество разр дов, в которые записываетс код длины комбинации. Одновременно из области хранени входной информации блока 7 производитс чтение информации, накопленной по данному каналу . Считанна информаци заноситс в регистр сдвига 1,разр дность которого равна Р.

По управл ющему импульсу Т2 при наличии сигнала запроса от блока 5 производитс сдвиг содержимого регистра 1 на один разр д и запись в него очередного входного бита из блока 5.

Мультиплексор 2 подключает ко входам блока 3 сравнени то количество разр дов регистра 1, которое было задано настроечным словом, записанным в младших разр дах регистра эталона 4. На другую группу входов блока 3 со старших разр дов регистра 4 поступает эталонна синхрокомбина- ци .

При обнаружении синхрокомбинации блок 3 подает на выход устройства импульс сравнени . Момент отбора результата поиска определ етс по сигналу Отбор, формируемому управл ющим импульсом Тз. Формирование импульса Тз в блоке 6 управлени производитс только при наличии управл ющего сигнала Запрос от блока 5. Принадлежность результата поиска определ етс на выходе устройства по номеру канала , поступающего от блока 6,

Затем по управл ющему импульсу Т4 по адресу этого же канала в блок 7 пам ти записываетс содержимое регистра 1.

Затем блок 6 управлени мен ет номер

канала и программа работы устройства (фиг. 2) повтор етс , но уже с данными нового канала,

В случае отсутстви сигнала Запрос работа устройства по данному каналу сводитс к чтению накопленных данных и настроечных данных в соответствующие регистры и последующему занесению-их обратно в блок пам ти, т.е. происходит сохранение накопленных данных.

Чтобы избежать потерь входной информации , врем обработки всех каналов должно быть меньше наименьшей длительности информационного бита самого скоростного канала. Таким образом осуществл етс

многоканальна обработка сигналов с синх- рокодами в виде знака.

На фиг.З представлена структура организации блока пам ти 7. Весь объем блока пам ти делитс на область хранени входной информации и область хранени эталона (эталонной синхрокомбинации и ее длины). Разделение этой информации производитс соответствующей разр дностью, а разделение информации каналов задаетс

соответствующей адресацией. Область хранени эталона используетс только в режиме чтени .

На фиг.ба представлена структурна схема мультиплексора 2, на фиг. 5,6 - программа его работы. Под длиной здесь подразумеваетс количество информационных пазр дов, пропускаемых мультиплексором 2 на блок сравнени , остальные разр ды будут лог. нул ми, соответственно записываетс и настроечное слово в блок пам ти. Мультиплексор имеет четыре разр да и состоит из битовых коммутаторов 8.

На фиг. 6 представлена структурна схема блока 6 управлени , состо щего из генератора 9, счетчика 10, дешифратора 11 и элемента И 12, причем выход младших разр дов счетчика 10 подключен к дешифратору 11, на выходах которого формируютс управл ющие импульсы, а выходы старших

разр дов счетчика 10 вл ютс выходом номера канала. Третий импульс управлени и сигнал Запрос с выхода блока 5-опроса каналов поступает на соответствующие входы элемента И 12, выход которого вл етс

выходом отбора информации устройства.

На фиг. 7 представлены временные диаграммы входного сигнала: а - информаци- онный бит, б - тактовый импульс и управл ющие импульсы блока 6 управлени ; в, г, д, е - соответственно импульсы Т-|-Т4 управлени .

По перепаду 0-1 сопровождающего тактового импульса триггер 13 данного канала устанавливаетс в состо ние лог. 1. Выходной сигнал этого триггера по тактовому входу управл ет триггером 14 этого же входного канала. По перепаду 0-1 на выходе тактового триггера 13 триггер 14 устанавливаетс в состо ние входного информационного сигнала, т.е. производитс регистраци информационного значени данного входного канала. По адресу опрашиваемого канала мультиплексорами 15 и 16 производитс коммутаци значений соответствующих триггеров (установленных в значени х входного сигнала, т.е. информационного и тактового значений) на выходы блока. Наличие сигнала Запрос (взведен триггер 13 по поступившему тактовому импульсу ) по данному каналу говорит о том, что в устройстве содержитс по данному каналу информаци , требующа обработки и поступающа на выход блока через мультиплексор 15. Обнуление информационного триггера 14 и тактового триггера 13-одного канала производитс при переходе к следующему .

Применение изобретени позвол ет сократить объем оборудовани по каждому каналу по сравнению с устройством-прототипом за счет применени блока пам ти дл накоплени информации и хранени эталонных синхрокомбинаций.

Claims

Формула изобретени Устройство цикловой синхронизации, содержащее последовательно соединенные регистр сдвига и блок пам ти, последо0

5

0

5

0

5

0

вательно соединенные регистр эталона и блок сравнени , а также мультиплексор и блок управлени , отличающеес тем, что, с целью расширени функциональных возможностей путем обработки многоканальных сигналов со знаковым уплотнением , поступающих от нескольких источников, введен блок опроса каналов, при этом информационный выход блока опроса каналов соединен с информационным входом регистра сдвига, управл ющий вход которого соединен с выходом сигнала запроса блока опроса каналов и со входом блока управлени , выход сигнала Номер канала которого соединен с адресными входами блока опроса каналов и блока пам ти, выходы блока пам ти соединены с входами параллельной информации регистра сдвига и регистра эталона, другие выходы регистра эталона соединены с управл ющими входами мультиплексора , ко входам которого подключены выходы регистра сдвига, а выходы мультиплексора соединены с другими входами блока сравнени , первый выход блока управлени соединен с управл ющими входами параллельной записи регистра эталона и регистра сдвига, управл ющий вход сдвига регистра соединен со вторым выходом блока управлени , третий выход которого соединен с входом чтени ) запись блока, причем информационные входы и тактовые входы блока опроса каналов и информационный выход блока сравнени вл ютс соответственно информационными, тактовыми входами и информационным выходом устройства, выходами сигнала отбора информации и номера канала которого вл ютс соответствующие выходы блока управлени

Фиг.1

Фиг. 2

От блока д От блока 1

11

Область

хранени

бшнои

информации

фиг.} К$локам1и4

КдлокуЗ

КЗлокд

3 I

Область хранени эталона

Adpec

От&покаб

I

3 I

Отйлока

7

Фив. 4

Х4

XJ

f

Т7

л

/ /

8.1

м

8.2

Ґi

У4

% VJ

/Г $локуд

4W

xz

Х1

з

от PJ4

0

v

/

/ п

/

8.3

У А

.

/,ij

i 2

У/

У

У1

г. 5