SU1714595A1 - Устройство дл умножени чисел - Google Patents

Description

ь ел .ю ел

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  умножени  п-разр дных двоичных дополнительных кодов чисел и может найти применение в качестве операционного блока в высокопроизводительных машинах и системах .

Известно устройство дл  умножени  чисел , представленных в дополнительном коде , содержащее регистры операндов, сумматор и группу элементов И.

Недостатком устройства  вл етс  его низкое быстродействие, что объ сн етс  большим числом циклов умножени  (всего

циклов, так как используетс  модифицированный алгоритм Бута). Этот же недостаток у устройства, реализующего алгоритм Бута (всего п циклов).

Недостатком устройства, реализующего умножение дополнительных кодов  вл етс  необходимость коррекции сформированного кода произведени , что снижает быстродействие устройства.

Наиболее близким к предлагаемому  вл етс  устройство дл  умножени  чисел, содержащее регистры множимого и множител , К умножителей формата р х X р - 2р (где К такое, что п, п разр дность операндов), комбинационный сумматор элементарных произведений (далее употребл етс  сумматор элементарных произведений) накапливающий сумматор частичных произведений (фактически включающий в себ  регистр частичных произведений , сумматор, регистр произведени ) и блок управлени .

Недостатком устройства  вл етс  узость функциональных возможностей (реализована операци  умножени  двоичных кодов модулей чисел). Целью изобретени   вл етс  расширение функциональных возможностей устройства путем реализации олерации умножени  в дополнительных кодах .

Поставленна  цель достигаетс  тем, что в устройство дл  умножени  чисел, содержащее регистры множимого и множител , К умножителей формата р х р . где К такое, что Кр п. п - разр дность операндов, р 3, сумматор элементарных произведений, регистр и блок управлени , причем вход первого сомножител  каждого умножител  с выходом соответствующих р разр дов регистра множимого, вход младших р разр дов регистра частичных произведений соединен с выходом р младших разр дов первого умножител , выход младших р разр дов j-ro умножител  О 2, 3К) подключен к второму входу (pj-p)-x разр дов сумматора элементарных произведений, выход старших р разр дов i-ro умножител  (I 1, 2,...,К) подключен к первому входу соответствующих р разр дов сумматора элементарных произведений , выход которого соединен с входом соответствующих разр дов регистра частичных произведений, выход которого соединен с входом соответствующих разр дов регистра частичных произведений, вход разрешени  сдвига регистра множител , входы разрешени  выдачи умножителей, вход разрешени  суммировани  элементарных произведений, вход разрешени  регистра частичных произведений, входы разрешени  записи и разрешени  сдвига регистра произведени  соединены с соответствующими выходами блока управлени , введены блок формировани  константы, сумматор-вычитатель, причем выходы младших р+1 разр дов регистра множител  соединены с ин ормационным входом блока формировани  константы, выход бтарщего (знакового) разр да регистра множител  соединен с управл ющим входом блока формировани  константы, первый выход которого (р разр дов) соединен с входом второго сомножител  каждого умножител , второй выход (р разр дов) соединен с старшими р разр дами второго входа сумматора элементарных произведений, а третий выход с входом режима сумматора-вычитател , выход регистра частичных произведений соединен с входом второго слагаемого сумМатора-вычитателй , выход которого соединен с входом регистра произведени , выход которого соединен с входом первого слагаемого сумматора-вычислител , синхронизирующий вхОд блока формировани  константы и вход разрешени  суммировани  соединены с соответствующими выходами блока управлени .

Снабжение устройства дл  умножени  чисел блоком формировани  константы, сумматором-вычитателем, соединение выходов младших p+l разр дов регистра множител  с информационным входом блока формировани  константы, соединение выхода старшего (знакового) разр да регистра множимого с управл ющим входом блока формировани  константы, соединение его первого выхода (р разр дов) с входом второго сомножител  каждого умножител , второго выхода (р разр дов) со старшими р разр дами второго входа сумматора элементарных произведений, третьего выхода с входом режима сумматора-вычитател ; соединение выхода регистра частичных произведений с входом второго слагаемого сумматора-вычитател , соединение его выхода с входом регистра произведени , соединение выходов (п-ьр) старших разр дов регистра произведени  с входом первого слагаемогосуммагоравычитател , соединение управл ющего входа блока формировани  константы и входа разрешени  Суммировани  сумматора-вычитател  с соответствующими выходами блока управлени  обеспечивает возможность реализйции операции умножени  в дополнительных кодах и конвейеризацию процесса умножени , причем в каждом цикле работы устройства осуществл етс  умножение множимого наочередные р разр дов множител  на основе анализа очереднь1хр+1, р 3 разр дов множител  и не требуетс  преобразовани  кодов сомножителей в пр мые коды и дополнительный коррекции сформированного кода произведени  Дл  получени  верного дополнительного кода произведени . Кроме того, указаннь1е отличительные признаки позвол ют повысить быстродействие устройства по сравнению с известным за рчет сокращени  числа циклов умножени  и совмещени  во времени процессов вычислени  частичных и злементарных произведений. Известен алгоритм Бута умножени  чисел в дополнительном коде с анализом двух очередных (У}, ) разр дов множител  Y. В исходном состо нии О, уп-н1 О, производитс  п циклов умножени . В j-M О п. п-1 ,...,1) цикле вычисл етс  Cj -у)- -yi+u Z| XCi2V . где Cj - константа, вычисл ема  на основе анализа значений очередных р+1 разр дов Y;-. ; ,.; . : v-V-. .. : yj - j-й разр д множител  V, дополнительный двоичный коу которого у1 у2... УП УП-И; Zj - частичн4 е произведение в дополни тельном коде; Z - накопитель частичных произведений; Х-множимое., В известном устройстве используегс  модифицированный алгоритм Бута с анализом трех очередных (yj-i,yj. yj+i) разр дов Y, в котором константа Cj формируетс  согласно известной таблице за - циклов. Работа предлагаемого устройства основана на обобщенном алгоритме Бута, в котором за цикл анализируютс  р+1, р 3 разр дов множител . В обобщенном алгоритме Бута в исходном состо нии Z О, угн-1 0. Пусть п-разр дное множимое X и п-разр дный множитель Y лежат в диапазоне О 1 и представлены в дополнительном коде; т.е. . ; .. :-. -, . ;:.: . X Xi, Х2, Хз.,.Хп (Xi - знаковый разр д); Y yi, У2. уз...Уп {yi - знакрвый разр д). Производитс  К -циклов умножени . В , - -1,...,1) цикле вычисл ютс  Cj {-2Р- ypj-pH-1 + 2Р-2 ypj.p+2 +... 2yp,-i + + ypj + ypj+l) 2Р,- . i X«D; Z-2P +: После К-ГО цикла Z - есть дополнительный код произведени  XY, причем Z€tO. 1). Докажем, что обобщенный алгоритм Бута позвол ет получить дополнительный код произведени  двух сомножителей, представленных в дополнительном коде. Пусть Zi - содержимое накопител  после 1-го шага, множитель Y yi у2...уп уп+1, имеет в исходном состо: нии уп+1 0, Zo 0. Тогда по обобщенному алгоритму Бута Zi -2РVn-p-n + 2Р2уп-р+2 -I-... + 2уп-1 + + УП + Уп+1 X 2Р -2Р-Vn-p+1 + 2Р-2 уп-р+2+...-t+ 2уп-1 + УП X 2Р, так как уп+т 0.(1) Выражени  дл  cлeдyющиXZдoмнoжим на соответствующую степень двойки. Получим следующую систему равенств: Z2 - Zi + (2р-1)+..+Уп-р + (2Р) ZKl + (2Р) f.jP-iyi + - + 2Р-2у2+...-ьур + ур-ц.Х.2-Р.(2) Скла,дыва  систему равенств (2) и Сокраща  подобные, получают ( 2T-fZK- 4Zi + -(2P) X 2Р У1 +...+ уп-р + yn-p+i X-2P - Подставив вместо Zi значение (1) и разелив на (2Р). получают 2к -у1 + 2У2+...+ 1 2P) ерейд  к п Кр, получают ZK - -У1 +1У2 +...+ - Уn X2Это есть истинный дополнительный код . . На фиг.1 приведена структурна схема стройства дл  умножени  чисел; на фиг.2 тносительна  временна  диаграмма сигнаов на выходах блока управлени  при рабое устройства; на фиг.З - блок ормировани  константы.

Устройство содержит регистр множимого 1 и множител  2, К умножителей формата р X р З1...3к, сумматор 4 элементарных произведений, сумматор-вычитатель 5 частичных произведений, блок 6 управлени , блок 7 формировани  константы, регистр 8 частичных произведений, регистр 9 произведени , причем выходы 1-й (I 1К -)

р-разр дной группы регистра множимого 1 соединен с входом первого сомножител  соответствующего умножител  3, вход второго сомножител  умножителей 3 соединен с первым выходом блока 7 (выход 13}. выход старшего разр да множимого 1 соединен с управл ющим входом блока 7 информаци-. онный вход 12 которого соединен с выходом (р+1) младших разр дов множител  2. второй выход блока 7 (выход 14) соединен с старшими р-разр дами второго входа сумматора 4. вход младших р разр дов регистра 8 соединен с выходом младших разр дов умножител  3i, выход младших разр дов j-ro умножител  О 2К) подключен k второму входу (pj-p)-x разр дов сумматора 4, выход старших разр дов 1-го умножител  (1 1,..мК) подключен к первому входу соответствующих разр дов сумматора 4. выход которого соединен с входом соответствующих разр дов регистра 8. выход последнего соединен с входом второго слагаемого сумматора 5, вход режима которого соединен с третьим выходом блока 7, выход сумматора 5 соединен с входом регистра 9, выход которого соединен с входом первого слагаемого сумматйра 5, вход разрешени  сдвига множител  2, вход разрешени  записи регистра 8, вход разрешени  сдвига регистра 9 соединены с выходом 10 блока 6, выход 11 соединен с синхронизирующим входом блока 7, входом разрешени  выдачи умножителей 3, входом разрешени  суммировани  сумматора 5 и входом разрешени  записи регистра 9. .

Регистр множимого 1, п-разр дный, предназначен дл  хранени  множимого X, представленного в дополнительном коде;

. XI + i: XI 2--

Регистр множител  2, п+1 разр дный, предназначен дл  хранени  множител  Y, представленного в дополнительном коде Y

п-.,

У X у| 2 причем СДВИГ осущеет1 2 .

вл етс  в сторону младших разр дов на р разр дов.

Умножители Зь.-Зк предназначены дл  вычислени  очередных элементарных произведений Х| /Cj/ i 1,....К, где Xi - код

образованный 1-й группой р разр дов кода X; Cj - р - разр дный код модул  величины С. Умножители имеют по два информационных р-разр дных входа и 2р-разр дные информационные выходы. Умножители могут быть реализованы, например в виде однократного матричногоумножите   или в виде ПЗУ с прошитой таблицей умножени  пр мых кодов положительных чисел в вторйч0 ной системе счислени .

Сумматор 4 элементарных произведений - двухвходовой, п-разр дный, предназначен дл  формировани , старших п разр дов частичного произведени  (С) Xi j

5 -1.2...К.

Регистр 9 частичных произведений предназначен дл  организации конвейера и в нем хранитс  частичное произведение (С)Х в дополнительном коде.

0 Сумматор-вычитатель 5 частичных произведений двухвходовой, п+р разр дный , предназначен дл  формировани  суммы Z} частичных произведений XI С I, причем на вход режима поступает знак величины С),

5 j 1. 2..,К, Из блока 7 формировани  константы и при значении знака Cj О прОИЗлаодитс  сложение, а при знаке Cft- 1 вычитание.

Блок 7 формировани  константы пре

0 назначен дл  формировани  модул  константы (Cj) в пр мом коде (выход 13), поправки (выход 14) и знака Cj на основе анализа очередных р+1 разр дов множител .

5 Пример реализации блока 7 приведен на фиг.З, где 12.1, 12.2,....12.р, 12.р+1 - выходы младших р+1 разр дов регистра множител . 13 - р-разр дный выход модул  константы, 14 - р-разр дный выход поправки, 15 - р-разр дный сумматор-вычитатепь, предназначенный дл  формировани  пр мого кода модул  константы. По алгоритму Cj -2PVpj-p i + 2P2ypj-p+2 +...+ .

5 + 2ур1-1 + ypj + ур|+1.

В обозначени х (фиг.З) имеют С -2PVp+i+ 2PV + - + 2уз + У2 + yi. Дл  получени  /С/ при ур-ц 0 необходимо к коду числа ур-ц ур;..у2 прибавить yi в

0 младший разр д, а при ур+i 1, то же самое и вз ть дополнительный код.

Кроме того, на фиг.З показаны р-разр дный вычитатель 16, предназначенный дл  формировани  поправки, котора  образуетс  следующим образом: произведение Х/С/ при умножении в дополнительном коде, С1ри отрицательном X, т.е. Xi 1, имеет вид 1 -/С/Х , а получаемый результат был бы (1-Х )/С/ /С/ - /С/Х, т.е. необходимапоправ . ка 1-/С/. а это дополнительный код от /Cj/; причем поправка подаетс  на старшие р разр дов входа второго слагаемого сумматора 4. так как имеет такой вес и именно эти входы свободныот слагаемых умножителей 31,..3к, элемент И 17, группа р элементов И 18 вместе с элементом 17 предназначена дл  обнулени  поправки при положительном X и синхронизации ее выдачи, двухсту пенчатый СО-триггер 19, предназначенный дл  организации конвейера. Блок 6 управлени  имеет два выхода 10 и 11 и формируют временную диаграмму (фиг.2). Блок управлени  может быть реализован , в частности, в виде блока микропрограммного управлени , содержащего счетчик.адреса микрокоманды и ПЗУ микрокоманд , в котором записано 2 -г 1 Микрокоманд в соответствии с временной диаграммой (фиг.2). Регистр 9 произведени . 2п-разр днь)й сдвиговый, причем сдвиг осуществл етс  в сторону младших разр дов на р разр дов. При выполнении операции умножени  устройство работает следующим образом. В исходном состо нии в регистре 1 на ходитс  множимое X, в регистре 2 в старших п разр дах множитель Y, в младшем разр деО (уп+1 0), регистры 8 и 9 обнулены (ф11г,1, цепи сброса, синхронизации и питани  не пбказаны). Устройство работает циклически по принципу конвейера. Всего - циклов. В каждом осуществл етс  вычисление очередного (1-го) п+р-разр дного частичного произведени  (перва  ступень конвейера) и добавление к сумме частичных произведений предыдущего 0-1) частичного произведени  (втора  ступень конвейера); В первом О -) цикле по сигналу 21 записываетс  знак Cj в триггер 19, наумноСигнал 21:

3,

0100

0001

Зо

ООП 1100

SM4X

0100 OOQQ 0001

J4 1011

1111

Сигнал 20:

R8 1111 0000 0001

Анализируема  группа 10110 /Cg/ 0101, знак С2 1 поправка 1011

Х,-/С,/ .-/Ср/

поправка

Y жител х З1...3к формируютс  К элементарных произведений Xi/Cj/ I 1К, которые складываютс  на сумматоре 4. на суммато-: ре-вычитателе складываютс  нули. По сигналу 20 содержимое регистра 2 множител  сдвигаетс  на р разр дов в сторону младших разр дов, на регистр В записываетс  первое частичное произведение. В последующих циклах по сигналу 21 записываетс  знак Cj в триггер 19, на умножител х З1...3к формируютс  К элементарных произведений Xi/Cj/ 1 1К, которые складываютс  на сумматоре 4, на сумматоре-вычитателе 5 складываютс  очередные частичные произведени , в регистре 9 накапливаетс  произведение. По сигналу 20 сдвигаетс  содержимое регистров множимого 2 и произведени  9 на р разр дов в сторону младших разр дов, на регистр 8 записываетс  сформированное на сумматоре 4 частичное произведение. После завершени  К (К -) циклов не . . - гобходим еще один сигнал 20, по нему вхолостую срабатывают умножители и блок 7 формировани  константы, последнее часичное произведение сложитс , с содержимым регистра 9, на который пишутс  старшие разр ды произведени . Z. Таким бразом на регистре произведени  оказываетс  (2п-1)-разр дный до полнитель.ный од произведени , дополненный до 2п-знаовым разр дом, т.е. произведение Z 1д Z2...Z2n-j. 2п Рассмотрим пример умножени  дл  п 8, р 4. Пусть 1.100 1101 С-512) 0.001 1011 (+2720 Дополн   О справа, получают 0001 10110.

Сигнал 21:

R9

0000 0000 1114

RS 1111 1001 1010

11,11 1010 1001 1111

R9

«-

,iit

IZjlg -1377-2 -5127-г--- XY

Оценим аппаратурные затраты на достижение поставленной цели по отношению к прототипу.

Пусть прототип реализован как устройство дл  умножени  п-разр дных двоичных чисел, тогда объем оборудовани  прототипа можно оценить как

Vo VywH + VR VSM,

где VywH - объем оборудовани  умножителей;

VR - объем оборудовани  регистров множител  1, множимого 2, произведени  9 и частичного произведени  8;

VSM - объем оборудовани  сумматоров элементарных и частичных произведений,

Эти величины, проанализировав визможныева рА анты реализации, можно оценить следующим образом, прин в за единицу измерени  логический элемент типа И-НЕ

Ууми К2

VR « 20ft + 4р,VSM «20П + Юр, Тогда Vo + 40п + 14р.

Объем оборудовани  за вл емого устройства

Уз Vo + .UV VoK AYR.I

где V0K - объем оборудовани  блока форми-; ровани  константы 7;I

А VR-дополнителъный объем оборудо-1 вани  регистров 2ч 8,

V®K 21p + 5.AVR 20 ТогдаДУ-21р + 25.

Оценим относительное увеличение обьема оборудовани  прототипа дл  п- 32, р 4

о,о,.г

т,е, увеличение объема оборудовани  на 1% позвол ет выполнить операцию умножени  над числами в дополнительном коде. По сравнению с аналогом в предлагаемом устройстве число циклов умножени  уменьшено на величину - --. р 3, что свидетельствует о более высоком быстродействии предлагаемого устройства.

Claims (2)

1. Формула изобретени  1. Устройство дл  умножени  чисел, содержащее регистры множимого и множител , К умножителей формата р х р (где К .такое, что К-р п, п - разр дность операндов , р $-3), сумматор элементарных произведений , регистр частичных произведений, регистр произведений и блок микропрограммного управлени , причем вход первого сомножител  каждого умножител  соединен С выходом соответствующих р разр дов регистра множимого, вход младших р разр дов регистра частичных произведений соединен с выходом р младших разр дов первого умножител , выход младших р разр дов j-ro умножител  О 2, 3,...,К) соединен с вторым входом (pj - р)-х разр дов сумматора элементарных произведений, выход старших р разр дов 1-го умножител  (1 1. 2,...,К) соединен с первым входом соответствующих р разр дов сумматора элементарных произведений, выход которого соединен с информационным входом соответствующих разр дов регистра частичных произведеНИИ . вход разрешени  сдвига регистра множител , вход разрешени  записи регистра Частичных произведений и вход разрешени  сдвига регистра произведений соединены с первым выходом блока микроирограммного управлени , второй выход которого соединен с входами разрешени  выдач т умножителей, входом разрешени  суммировани  элементарных произведений и входом разрешени  записи регистра произ .вeдeни v0 т л и ч а ю щ ее с   тем, что, с целью расширени  функциональных возможностей устройства путем реализации Iоперации умножени  в дополнительном коде , в него введены блок формировани  константы и сумматор-вычитатель, причем выход младших р+1 разр дов регистра мно:жител  соединены с информационным {р+1)разр дным входом блока формировани  константы, выход старшего знакового разр да регистра множимого соединен с управл ющим входом блока формировани  константы, первый и второй р-разр дные выходы которого соединены соответственно с входом второго сомножител  каждого умножител  и входом старших р разр дов

   второго слагаемого сумматора элементарных произведений, а третий выход - с входом режима сумматора-вычитател , выход регистра частичных произведений - с вхо5 дом второго слагаемого сумматорв-вычитател , выход которого соединен с информационным входом регистра произведени , выход которого соединен с входом первого слагаемого сумматора-вычитател , 0 синхровход блока формировани  константы и вход разрешени  суммировани  сумматора-вычитател  соединены с вторым выходом блока микропрограммного управлени ,
2. 2. Устройство по п. 1. о т л и ч а ю щ е ес   тем, что блок формировйни  константы содержит сумматор-вычитатель, вычитатель , элемент И, группу из р элементов И и триггер, причем вход первого разр да информационного (р+1}-разр дного входа бло0 ка соединен с входом переноса заема сумматора-вычитател , р-разр дный вход второго слагаемого которого соединен соответственно с входами р разр дов, начина  с второго информационного (р+1)-разр дного 5 входа блока, вход (р+1)-го разр да информационного входа блока соединен с входом режима сумматора-вычитател  и информационным входом триггера, выход сумматора-вычитател  соединен .с входом

   0 вычитаемого вычитател . выходы которого соединены с первыми входами соответствующих элементов И группы вторые входы которых соединены с выходом элемента И, первый вход которого соединен с управл 5 ющим входом блока, синхровход которого соединен с вторым входом элемента И и синхровходом триггера, вход первого слагаемого и вход уменьшаемого сумматора-вычитател , соединены с входом логического . нул , выходы сумматора-вычитател , элементов И группы и выход триггера соединень| соответственно с первым и вторым р-разр дными выходами и третьим выходом

   блока.

   5

   7 х р

   Фие.г

   П. 12.2 Ш

   Фиг.