SU1674114A1

SU1674114A1 - Generator of pseudorandom sequence of numbers

Info

Publication number: SU1674114A1
Application number: SU884616500A
Authority: SU
Inventors: Виктор Степанович Миронов; Евгений Александрович Пищик; Федор Григорьевич Киндиренко; Валентин Дмитриевич Руденко
Original assignee: Предприятие П/Я А-3327
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1991-08-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах диагностики и контрол цифровых устройств. Целью изобретени вл етс повышение точности за счет обеспечени непрерывного контрол правильности формировани псевдослучайной последовательности. Генератор содержит регистры сдвига 1, 5, 6, сумматоры по модулю два 2 - 4, дешифраторы 8, 9, элемент ИЛИ 10 и триггер 11. 1 ил.The invention relates to computing and can be used in diagnostic systems and monitoring of digital devices. The aim of the invention is to improve accuracy by ensuring continuous monitoring of the correctness of the formation of a pseudo-random sequence. The generator contains shift registers 1, 5, 6, adders modulo two 2 - 4, decoders 8, 9, the element OR 10 and the trigger 11. 1 Il.

Description

Изобретение относится к вычислительной технике и может быть использовано в системах диагностики и контроля неисправности цифровых устройств и в системах передачи данных.The invention relates to computer technology and can be used in systems for diagnosing and monitoring the malfunction of digital devices and in data transmission systems.

Цель изобретения - повышение точности.The purpose of the invention is improving accuracy.

На чертеже приведена схема генератора псевдослучайной последовательности чисел.The drawing shows a diagram of a generator of a pseudo-random sequence of numbers.

Генератор содержит регистр 1 сдвига, сумматоры 2-4 по модулю два, регистры 5 и 6 сдвига, элемент 7 задержки, дешифраторы 8 и 9, элемент ИЛИ 10 и триггер 11 ..при этом позиция 12 - элемент индикации.The generator contains a shift register 1, adders 2-4 modulo two, shift registers 5 and 6, delay element 7, decoders 8 and 9, OR element 10 and trigger 11 .. while position 12 is an indication element.

Генератор работает следующим образом.The generator operates as follows.

С включением питания от источника тактовых импульсов на тактовый вход генератора поступают тактовые сигналы, которые далее подаются на входы синхронизации регистров 1, 5 и 6 сдвига и элемента 7,задержки, В исходном положении состояние регистров^, 5и 6сдвига и элемента 7 задержки может быть произвольным. Если состояние регистра 1 сдвига было нулевое, то срабатывает дешифратор 8 нулевой комбинации (время реакции после появления нулевого состояния в регистре один такт). С его выхода сигнал через элемент ИЛИ 10 подается на входы начальной установки регистров 1, 5 и 6 сдвига, информационный вход элемента 7 задержки и вход установки в единичное состояние триггера 11. Таким образом автоматически осуществляется автопуск генератора и он устанавливается в такое состояние, при котором регистры 1, 5 и 6 сдвига устанавливаются в соответствующее состояние, при котором со следующего такта работы генератор начинает правильно работать и контролировать структуру формируемой последовательности. Если в момент начала поступления тактовых сигналов во всех разрядах регистра 1 сдвига установятся единичные сигналы, тогда сработает дешифратор 9, С его выхода сигнал ошибки через элемент ИЛИ 10 подается на входы начальной установки регистров 1,5, 6 сдвига, на информационный вход Элемента 7 задержки и вход установки в единицу триггера 11. Далее процесс повторяется аналогично случаю поступления сигнала ошибки с выхода дешифратора 8. В процессе работы текущее состояние регистра 1 сдвига подается на входы дешифраторов 8 и 9. Кроме того, на вход синхронизации дешифратора 9 подается задержанное на один такт состояние старшего разряда регистра 1 сдвига. В случае, если в начальный момент времени в регистре 1 сдвига установилось, произвольное состояние (кроме нулевого), а в регистре 5 сдвига установился сигнал, не соответствующий последующему состоянию, получаемому на выходе сумматора 2, тогда сигналы, поступающие на входы сумматора 4 с выходов сумматора 2 и регистра 5 сдвига не совпадут. В результате на выходе сумматора 4 сформируется единичный сигнал, который поступает на второй вход элемента ИЛИ 10 и далее аналогично предыдущим случаям произойдет начальная установка генератора.When the power is turned on from the clock source, the clock receives the clock signals, which are then fed to the synchronization inputs of the shift registers 1, 5 and 6 and the delay element 7, In the initial position, the state of the shift registers 5, 6 and 6 and the delay element 7 can be arbitrary . If the state of shift register 1 was zero, then the zero combination decoder 8 is triggered (the reaction time after the appearance of the zero state in the register is one clock cycle). From its output, the signal through the OR element 10 is fed to the inputs of the initial installation of shift registers 1, 5, and 6, the information input of the delay element 7, and the installation input to the single state of trigger 11. Thus, the generator automatically starts and is set to such a state that shift registers 1, 5, and 6 are set to the corresponding state in which, from the next clock cycle, the generator starts to work correctly and control the structure of the generated sequence. If at the moment of the start of the arrival of clock signals in all the bits of the shift register 1, single signals are set, then the decoder 9 will work, From its output the error signal through the OR element 10 is fed to the inputs of the initial setting of the shift registers 1,5, 6, to the information input of the Delay element 7 and the installation input to the trigger unit 11. Next, the process is repeated similarly to the case of an error signal from the output of the decoder 8. During operation, the current state of the shift register 1 is supplied to the inputs of the decoders 8 and 9. In addition, the input is synchronized. onizatsii decoder 9 is supplied delayed one clock state 1 shift register older discharge. If at the initial moment of time in the shift register 1 it was established an arbitrary state (except for zero), and in the shift register 5 a signal was set that did not correspond to the subsequent state received at the output of adder 2, then the signals received at the inputs of adder 4 from the outputs adder 2 and register 5 shift do not match. As a result, a single signal is generated at the output of the adder 4, which is fed to the second input of the OR element 10 and then, similarly to the previous cases, the initial installation of the generator will occur.

При нормальной безошибочной работе сигналы с выхода сумматора 3, задержанные в регистре 5 и подаваемые на первый вход сумматора 4, будут совпадать с сигналами, подаваемыми на его второй вход с выхода сумматора 2. На выходе сумматора 4 будет нулевая последовательность сигналов, соответствующая безошибочной работе генератора. Таким образом, обеспечивается непрерывный контроль правильности формирования псевдослучайной последовательности и выявляются константные ошибки, приводящие к появления нулевого состояния в регистре 1 сдвига или генерации непрерывной последовательности единичных сигналов. При непрерывном поступлении на вход генератора тактовых импульсов (сигналов) непрерывно, циклически повторяясь, формируется псевдослучайная последовательность и выдается на выход генератора.During normal error-free operation, the signals from the output of adder 3, delayed in register 5 and supplied to the first input of adder 4, will coincide with the signals supplied to its second input from the output of adder 2. At the output of adder 4, there will be a zero sequence of signals corresponding to error-free operation of the generator . Thus, continuous monitoring of the correctness of the formation of the pseudo-random sequence is ensured and constant errors are detected that lead to the appearance of a zero state in the shift register 1 or the generation of a continuous sequence of single signals. With a continuous receipt of clock pulses (signals) at the generator input, a pseudorandom sequence is formed continuously and cyclically repeating and issued to the generator output.

Claims

Claim

A pseudo-random sequence of numbers generator containing the first and second adders modulo two. the first shift register, the output of the (th (I = 1 ..... p-1) and η-bits (n is the number of bits of the first shift register) which are connected respectively to the first and second inputs of the first adder modulo two, a trigger, OR element and delay element, characterized in that, in order to increase accuracy, two decoders are introduced into it, the third adder is modulo two and two shift registers, and the jth output is 0 = 1 ,,,., k-1) and the k-th bits of the first shift register are connected respectively to the first and second passages of the second adder modulo two, the fifth output of the first shift register is connected to the information input of the second shift register, the output of which is connected to the synchronization input of the first adder, the output of which is connected to the first input of the OR element, the output of which is connected to the installation input in Г of the trigger, the direct output of which is the registration output of the generator failure situation, the input of the installation in the trigger O is connected to the output of the delay element, the synchronization input of which is connected to the synchronization inputs of the first, second and third shift registers and is a clock 5 input iterator, the output of the second adder modulo two is connected to the information input of the third shift register, the input of which is connected to the first input of the third adder modulo two, the output of which is connected to the second input of the OR element, the output of which is connected to the inputs of the initial installation of the first, second and third shift registers and the information input of the delay element, the output of the first adder modulo two is connected to the information input of the first shift register, the second input of the third adder modulo two is the output of generators of, the discharge output of the first shift register is connected to the bit inputs of the first and second decoders, the second decoder output is connected to the third input of the OR gate.