SU1661759A1

SU1661759A1 - Устройство дл умножени полиномов над конечными пол ми GF (2 @ ) по модулю неприводимого многочлена

Info

Publication number: SU1661759A1
Application number: SU894744527A
Authority: SU
Inventors: Илья Ильич Ковалив
Original assignee: Научно-Исследовательский Институт Бытовой Радиоэлектронной Аппаратуры
Priority date: 1989-08-24
Filing date: 1989-08-24
Publication date: 1991-07-07

Abstract

Изобретение относитс к специализированным цифровым вычислительным устройствам и может использоватьс в кодирующих и декодирующих устройствах двоичных кодов, проверочные матрицы которых содержат элементы конечных полей GF (2^M), образованных неприводимыми многочленами вида F(X) = X^M + β_M-1X^M-1 + ... + β₁X + 1. Цель изобретени - расширение функциональных возможностей за счет реализации операции делени полиномов. Устройство содержит два M-разр дных регистра 1 и 2, блок 3 делени , два блока 4 и 5 умножени , два дешифратора 6 и 7 нул , дешифратор 8, группу 9 элементов И, коммутатор 10, элементы И 11, 12 и 13, элементы ИЛИ 14, 15, элемент НЕ 16 и элемент 17 пам ти. 5 ил.

Description

Изобретение относитс к специализированным цифровым вычислительным устройствам и может использоватьс в кодирующих и декодирующих устройст- Sax двоичных кодов, проверочные матрицы которых содержат элементы конечных полей GF(2tn), образованных неприводимыми многочленами- вида f(x) х +(5m., ...+J5lX+1, где х - фиктивна переменна , используема дл записи полиномов конечных полей, - коэффициенты при степен х фиктивной переменной, причем В; 6GF(2) / i 1, 2,,,., m-1, а примитивный элемент пол GF(2 ) Об х.

Целью изобретени вл етс расширение функциональных возможностей за счет реализации операции делени полиномов.

На фиг„1 изображена функциональна схема устройстваJ на фиг.2 - схема m-разр дного регистра; на фиг.З - схема блока делени ; на фиг.4 - схема блока умножени 4, на фиг.5 - схема дешифратора,

I

Устройство дл умножени полиномов над конечными пол ми GF(2M) (фиг. 1) содержит два т-разр дных регистра 1 и 2, блок 3 делени , два блока 4 и 5 умножени , два дешифратора 6 и 7 нул , дешифратор 8, группу элементов И 9, коммутатор 10, элементы И 11-13, элементы ИЛИ 14 и 15, элемент НЕ 16, элемент 17 пам ти, вход 18 кода операции устройства, выходы неопределенности 19 и готовности 20 результата устройства, вход 21 начала вычислени устройства,тактовый вход 22 устройства.

m-разр дные регистры 1 и 2 параллельные (фиг. 2) содержат тп элементов 23 пам ти.t

Блок делени 3 (фиг. 3) содержит k двухвходовых сумматоров 24 по моду лю два, где k - число ненулевых коэффициентов при степен х фиктивной переменной не равных ни нулю, ни m

D неприводимом многочлене, образующем поле подиномов GF(2 ).

Блоки умножени 4 и 5 (фиг. 4) со5 держат k двухвходовых сумматоров 25 по модулю два. Блоки умножени и делени предназначены соответственно дл умножени и делени полиномов на примитивный элемент пол .

0 Дешифратор 8 (фиг.5) содержит элемент НЕ 26 и дешифратор 27 нул .

Индексы при номерах элементов, пор дковые номера входов и выходов блоков и устройства, измен ющихс от

5 1 до т, определ ют соответствие этих элементов, входов и выходов коэффициентам при степен х фиктивной переменной в полиномах пол GF(2W), значени которых на единицу меньше зна0 чений индексов и пор дковых номеров соответственно.

Устройство дл умножени и делени полиномов над конечными пол ми GF(2m) работает следующим образом.

5 В исходном состо нии (фиг.1 и 2) элемент 17 пам ти устройства и все элементы 23 пам ти m-разр дных гистров 1 и 2 обнулены. На тактовый вход 22 устройства поступает непре0 рьюна сери тактовых импульсов, а на остальные входы устройства поступают сигналы логического нул . Логический нуль на входе 18 кода операции устройства соответствует опе5 рации умножени полиномов. Логическа единица на входе 18 кода операции устройства соответствует операции делени полиномов. При этом на выходе элемента 17 пам ти, а значит

0 на выходах элементов И 13 и ИЛИ 15, на всех выходах m-разр дных регистров 1 и 2, а значит и на выходах элементов И 9 группы, вл ющихс вы- ходами результата операции устройства , сформированы сигналы логического нул .

Так как на выходах т-разр дных регистров 1 и 2 сформированы сигналы логического нул , то на выходах де5 ,16

шифраторов 6 и 7 нул формируютс сигналы логической единицы. Следовательно , на выходе элемента ИЛИ 44, а значит на одном из входов элемента И 12 сформирован сигнал логической единицы. На другом входе элемента И 12 тоже сформирован сигнал логической единицы, поскольку на выходе элемента И 11 сформирован сигнал логического нул . Следовательно , на выходе элемента И 12, вл ющимс выходом 20 готовности результата устройства, сформирован сигнал логической единицы, который указывает на то, что на выходах результата операции устройства сформирован полином-произведение. В исходном состо нии результат операции равен нулю и соответствует результа- ту умножени двух полиномов, равных нулю.

Если же при исходном состо нии устройства на вход 18 кода операции устройства подан сигнал логической единицы, то на выходе элемента И 11, вл ющимс выходом 19 неопределенности результата устройства, формируетс сигнал логической единицы, который указывает на то, что результат делени неопределен. При этом на выходе элемента И 12 формируетс сигнал логического нул , указыва на то, что на выходах элементов И 9 группы результат операции делени не сформирован.

На первом шаге работы .устройства на установочные входы элементов 23 пам ти га-разр дных регистров 1 и 2 подаютс сигналы, равные либо коэффициентам полиномов-сомножителей при операции умножени , либо полинома- делител и полинома-делимого при операции делени соответственно. Если оба полинома-операнда равны нулю, то имеем исходное состо ние устройства с готовым результатом операции, завис щим от сигнала на входе 18 кода операции устройства.

Если в m-разр дный регистр 1 занесен полином, равный единице пол GF(2m), то на его первом выходе, а значит и на выходе дешифратора 8 формируетс сигнал логической единицы. На выходе первого дешифратора 6 нул (фиг. 1), а значит и на выходе элемента И 11 формируетс сигнал логического нул , независимо от сигнала, подаваемого на вход 18 кода опера-

759 .6

ции устройства. Это соответствует тому , что результат операции определен. При этом, поскольку на выходе элемента ИЛИ 14 сформирован сигнал логической единицы, поступающий на вход установки в нуль элемента 17 пам ти, последний не установитс в единицу по сигналу, подаваемому на его инn Формационный вход, а на выходе 20 устройства формируетс сигнал логической единицы, который соответствует тому, что сформирован результат на выходах результата операции уст-

5 ройства. Этот результат операции соответствует сигналам, сформированным на выходах m-разр дного регистра 2 и переданным через элементы И 9 группы на их выходы по сигналу логичес0 кой единицы, подаваемой с выхода дешифратора 8 на входы элементов И 9 группы. В данном случае результат операции равен полиному-операнду, заносимому в m-разр дный регистр 2,

5 что соответствует равенству полинома-результата операции полиному-операнду , умножающемус или дел щемус на единицу пол полиномов.

Если в га-разр дные регистры 1 и 2

0 занесены коэффициенты полиномов-операндов первого -.не равного нулю и второго - равного нулю соответственно , то на выходах дешифраторов 6 и 7 нул формируютс сигналы логического нул и логической единицы соответственно .

Сигнал логического нул на выходе дешифратора 6 нул формирует на выходе элемента И 11 и на входе элемендо та НЕ 16 сигнал логического нул .

Сигнал логической единицы на выходе дешифратора 7 нул формирует на выходе элемента ИЛИ 14, а значит на входе установки в нуль элемента 17

5 пам ти и на одном из входов элемента И 12, на другом входе которого с выхода элемента НЕ 16 сформирован сигнал логической единицы. Следовательно , на выходе 20 устройства фор0 мируетс сигнал логической единицы, что соответствует наличию сформированного результата операции на выходах результата операции устройства. Этот результат равен нулю, так как

г на входы элементов И 9 группы подаютс с выходов га-разр дного регистра 2 сигналы логического нул . В данном случае результат операции равен нулю, что соответствует равенству нулю ре5

Зультата умножени на нуль, либо результату делени нул на ненулевой элемент пол GF(2rf) соответственно.

Если в m-разр дный регистр 1 занесены коэффициенты полинома не равного ни нулю, ни единице пол GF(2m) а в m-разр дный регистр 2 - коэффициенты полинома не равного нулю, го устройство умножени и делени Полиномов над конечнымипол ми GF(2™) переходит на второй шаг своей работы.

При этом на выходах дешифраторов 6 и 7 нул и дешифратора 8 Сформированы сигналы логического нул . Значит, на выходе элемента И 11, вл ющимс выходом 19 неопределенности результата устройства, и выходе элемента ИЛИ 14 формируютс сигналы логического нул , по которому закрываетс элемент И 12, а также обеспечиваетс возможность установки в единицу элемента 17 пам ти по его информационному входу. На выходах блока 3 делени (фиг.1, 3) сформированы сигналы, соответствующие результату от делени полинома, записанного в m-разр дный регистр 1, на примитивный элемент пол . На выводах блоков 4 и 5 умножени (фиг,1, 4) сформированы сигналы, соответствующие результату от умножени полиомов , записанных в га-разр дные ре- гистры 1 и 2, на примитивный элемент пол соответственно.

Если на вход 18 кода операции уст- ройства (фиг. 1) подан сигнал логического нул , то сигналы на выходах коммутатора 10, а значит и на информационных входах m-раэр дного регистра 1 будут равны сигналам на одноименных выходах блока 3 делени - на примитивньй элемент пол . Следовательно , при поступлении тактовых импульсов на тактовый вход т-разр д- ного регистра 1 на выходах регистра (фиг. 2) будут формироватьс сигналы , соответствующие результатам от делени полиномов, записанных в регистр 1 до поступлени тактовых импульсов , на примитивный элемент пол . Этим обеспечиваетс выполнение устройством операции умножени полиномов над конечным полем GF(2 ).

Если на вход 18 кода операции устройства (фиг.1) подан сигнал логической единицы, то сигналы на выходах коммутатора 10, а значит и на

информационных входах т-разр дного регистра 1 будут соответствовать сигналам на одноименных выходах блока 4 умножени . Следовательно, при поступлении тактовых импульсов на тактовый вход m-разр дного регистра 1 на выходах регистра (фиг. 2) будут формироватьс сигналы, соответствующие результатам от делени полиномов, записанных в регистр 1 до поступлени тактовых импульсов, на примитивный элемент пол . Этим обеспечиваетс возможность выполнени

устройством операции делени полиномов над конечными пол ми GF(2rft). Дл запуска устройства на выполнение операции , заданной сигналом на вход 18 кода операции устройства, необходимо

Q на вход 21 начала вычислени устройства подать.импульс, обеспечивающий его совпадение с началом поступлени одного из тактовых импульсов, например , либо длительностью импульса,рав5 ной периоду поступлени тактовых импульсов , или импульс, синхронизированный по началу поступлени с тактовым импульсом.

Этим обеспечиваетс возможность

0 неодновременной записи коэффициентов полиномов в m-разр дные регистры 1 и 2 соответственно, например, по одной m-разр дной шине данных, а также обеспечиваетс возможность синхронизации работы устройства с работой внешнего генератора тактовых импульсов .

При подаче импульса на вход 21 начала вычислени устройства на выходе

0 элемента 15, а значит и на информационном входе .элемента 17 пам ти сформируетс импульс, совпадающий с началом одного из тактовых импульсов, подаваемых на его тактовый вход. При

5 этом элемент 17 пам ти устанавливаетс в единицу .и на его выходе, а значит и на одном из входов элементов И 13 и ИЛИ 15 формируетс сигнал логической единицы, который поддерживает этот сигнал на информационном входе . элемента 17 пам ти. Следовательно, элемент пам ти 17 переведетс в нулевое состо ние только по сигналу логической единицы на входе установки в О. Это произойдет только тогда, когда на выходе дешифратора 8 сформируетс сигнал логической единицы, т.е. когда на выходах т-разр дного регистра 1 по витс комбинаци сигна-.

5

0

5

лов, соответствующа единице пол . Сигнал логической единицы на одном из входов элемента И 13 разрешит прохождение тактовых импульсов с его другого входа на его выход, а значит и на тактовые входы т-разр дных регистров t и 2. В дальнейшем до формировани сигнала логической единицы на выходе дешифратора 8 устройство работает как устройство дл умножени полиномов над конечными пол ми GF(2ln) по модулю неприводимого многочлена , если сигнал на входе 18 кода операции устройства равен логическому нулю, или как устройство дл де- лени полиномов над конечными пол ми GF(2nl) по модулю неприводимого многочлена , если потенциал на входе 18 кода операции устройства равен логической единице.

Claims

При формировании сигнала логической единицы на выходе дешифратора 8 устройство переходит в состо ние, соответствующее занесению единицы пол в m-разр дный регистр 1 на первом шаге работы устройства. При этом элемент 17 пам ти по сигналу на его управл ющем входе переводитс в нулевое состо ние, на выходах элементов И 11 и 12 формируютс сигналы логического нул и логической единицы соответственно, а на выходах результата операции устройства - сигналы, соответствующие результату выбранной операции над двум полиномами пол . Формула изобр-е тени

Устройство дл умножени полиномо над конечными пол ми GF(2rn) по модул неприводимого многочлена, содержащее два m-разр дньк регистра., блок делени , первый блок умножени , дешифратор и группу из m элементов И, первы входы которых объединены и соединены с выходом дешифратора, а выходы - с выходами m коэффициентов результирующего полинома устройства, выходы первого и второго m-разр дного регистра соединены соответственно с одноименными .входами блока делени и первого блока умножени , тактовые входы первого и второго т-разр дных регистров объединены между собой, отличающеес тем, что, с целью расширени функциональных возможностей за счет реализации операции делени полиномов, в него вве0

5

0

5

0

5

0

5

0

5

дены второй блок умножени , элемент пам ти, два дешифратора нул , коммутатор , два элемента ИЛИ, элемент НЕ и три элемента И, причем установочные входы первого и второго т-разр дных регистров соединены с входами m коэффициентов первого и второго полиномов-операндов устройства соответственно , выходы первого га-разр дного регистра соединены соответственно с одноименными входами второго блока умножени , первого дешифратора нул и дешифратора, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого дешифратора нул и первым входом первого элемента И, второй вход которого соединен с входом кода операции устройства и управл ющим входом коммутатора , информационные входы пер- ( вой и второй группы которого соединены соответственно с выходами второго блока умножени и блока делени , а выходы - с информационными входами первого m-разр дного первого регистра , тактовый вход которого соединен .с выходом второго элемента И, первый вход которого соединен с тактовыми входами устройства и элемента пам ти, выход которого соединен с вторым входом второго элемента И и первым вхо- дом второго элемента ИЛИ, выход которого соединен с информационным входом элемента пам ти, вход установки в О которого соединен с первым входом третьего элемента И и выходом первого элемента ИЛИ, третий вход которого соединен с выходом второго дешифратора нул , входы которого соединены с вторыми входами соответст- вующих элементов И группы и выходами второго m-разр дного регистра, информационные входы которого соединены соответственно с выходами первого блока умножени , выход первого элемента И соединен с выходом неопределенности результата устройства и входом элемента НЕ, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с выходом готовности результата устройства , вход начала вычислени которого соединен с вторым входом второго элемента ИЛИ.

Фие.З

ФигМ