SU1649666A1 - Дельта-модул тор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи, .м.б. использовано в многоканальных системах цифровой обработки информации и позвол ет повысить достоверность и расширить область применени  дельта-модул тора путем обеспечени  возможности достоверного формировани  многоканального дельта- Кода. Дельта-модул тор содержит компаратор 1.1, мультиплексор 2, триг- . гер 4 и 5, элемент 6 задержки, реверсивный счетчик 7, цифроаналого- вый преобразователь 8, счетчик 17 импульсов и генератор 18 тактовых импульсов. Цель достигаетс  благодар  введению компараторов 1.2-1.К (М - число одновременно преобразуемых аналоговых сигналов), мультиплексора 3, элемента И-НЕ 9, элементов ЗАПРЕТ 10, 11, элементов И 12, 13, элементов ШШ 14, 15 и узла 16 оперативной пам ти. 1 з.п. ф-лы, 3 ил.

Description

W J-1

Изобретение относитс  к вычислительной технике и технике св зи и может быть использовано в многоканальных системах цифровой обработ- ки информации.

Цель изобретени  - повышение достоверности и расширение области применени  дельта-модул тора путем обеспечени  возможности надежного и достоверного формировани  многоканального дельта-кода.

На фиг. 1 изображена блок-схема дельта-модул тора; на фиг.2 - схема узла оперативной пам ти, на фиг. 3 - временные диаграммы работы.

Дельта-модул тор содержит компаратор 19 первый и второй мультиплексоры 2 и 3, первый и второй триггеры 4 и 5, элемент 6 задержки, ревер- сивный счетчик 7, цифроаналоговый преобразователь 8, элемент И-НЕ 9, первый и второй элементы ЗАПРЕТ 10 и 11, первый и второй элементы И 12 и 13, первый и второй элементы ИЛИ 14 и 15, узел 16 оперативной пам ти, счетчик 17 импульсов, генератор 18 тактовых импульсов, входы 19, первый и второй выходы 20 и 21.

Узел 16 оперативной пам ти выпол- нен (фиг.2) на блоке 22 оперативной пам ти и буферном регистре 23 и содержит первый, второй и третий информационные входы 24-26, адресные входы

27, управл ющий вход 28, первый, вто- 35 ПИСИ РевеРсивного счетчика

рой и третий выходы 29-31.

Дельта-модул тор работает следующим образом.

В дельта-модул торе производитс  преобразование в цифровой последова- 40 тельный код входных аналоговых сигРассмотрим обработку и п вание р-го. входного сигнала модул тора )(t), р е { 1,М состо нии счетчика 17, равн выход компаратора 1.р подк к информационному входу три Одновременно при высоком уро ла поступающего на вход у ративной пам ти и вход разреш

узла 16 считываетс  и запис в реверсивный счетчик 7 зна кода,

налов XW (t) - Xм (t), поступающих на входы 19.1-19.М, по правилу

соответствующее аппр

рующему сигналу р-го канал сформированное в предыдущем дискретизации.Сигнал с раз выходов реверсивного счетчи ступает на входы цифроанало преобразовател  8, на выход рого формируетс  значение с

D

W

- eignfxW(nT) ,1

де g 1, М - Х((пТ) X

W

т номер преобразуемого канала;

значение вхбдного сиг- нала q-ro канала в n-й момент дискретизации

период дискретизации; аппроксимирующее напр жение q-ro канала,

sign(Q) .

1,, О,а 0.

0 5

0

5 ПИСИ РевеРсивного счетчика

0

Генератор 18 тактовых импульсов ) генерирует непрерывную последовательность импульсов U (фиг.З) с частотой МТ . Указанна  последовательность поступает на вход счетч ика 17 с коэффициентом пересчета М, измен   состо ние счетчика 17 по переднему фронту импульсов U.J (момент времени t0 на фиг.З). Сигнал с разр дных выходов счетчика 17 о Ј Г C,M-ll поступает на управл ющие входы муль- типлексора 3, подключа  выход q+1-го компаратора 1,(q+1) к информационному входу второго триггера 5, и одновременно на первые выходы 20 дельта- модул тора, индициру  номер обрабатываемого канала. Сигнал с разр дных выходов счетчика 17 поступает также на адресные входы 27 узла 16 оперативной пам ти, поэтому опрос и обработка каждого входного сигнала повтор ютс  периодически через М тактов сигнала т.е. с частотой дискретизации Т

Рассмотрим обработку и преобразование р-го. входного сигнала дельта- модул тора )(t), р е { 1,М| . При состо нии счетчика 17, равном q выход компаратора 1.р подключаетс  к информационному входу триггера, Одновременно при высоком уровне сигнала поступающего на вход узла 16 ппе ративной пам ти и вход разрешени  за7 , из

узла 16 считываетс  и записываетс  в реверсивный счетчик 7 значение кода,

5

0

5

соответствующее аппроксимиА / р

рующему сигналу р-го канала X , сформированное в предыдущем периоде дискретизации.Сигнал с разр дных выходов реверсивного счетчика / поступает на входы цифроаналогового преобразовател  8, на выходе которого формируетс  значение сигнала

Ti I п

X . Компаратор 1.р сравнивает значени  (пТ) и формирует на своем выходе сигнал в соответствии с правилом (1). По заднему фронту сигнала U (момент времени t) указанное значение фиксируетс  во втором триггере 5, сигнал с пр мого и инверсного выходов которого подаетс  на первые входы соответственно первого и второго элементов И 12 и 13. На третьи входы указанных элементов И 12 и 13 с второго и третьего выходов 30 и 31 узла 16 оперативной пам ти поступают сигналы, индотирующие крайние значени  сигнала X

-MPl

номинальное и нулевое. Индикаци  этих значений производитс  путем фиксации крайних состо ний реверсивного счетчика 7 с помощью элементов И-НЕ 9 и ИЛИ 15 нулевыми значени ми на их выходах. Примем

К 1г

сначала, что значение X „ 6 (0,у„), где OH номинальное напр жение блока 8. В этом случае на выходах элементов И-НЕ 9 и ИЛИ 15 значени  сигналов единичные и поэтому сигнал U n с выхода элемента 6 задержки поступает через один из элементов И 12 и 13 на вход сложени  или вычитани  реверсивного счетчика 7. Одновременно единичные значени  сигналов с второго и третьего выходов 30 и 31 узла 16 поступают на запрещающие входы элементов ЗАПРЕТ 10 и 11, разрешающие входы которых соединены с пр мым и инверсным выходами второго триггера 5, и запрещают , прохождение сигналов с выходов триггера 5 на входы первого элемента ИЛИ 14. В результате этого на выходе элемента ИЛИ 14 формируетс  нулевое значение сигнала, при котором первый мультиплексор 2 находит™ с  в положении, когда сигнал на его выходе (втором выходе 21 дельта-модул тора ) соответствует сигналу на пр мом выходе триггера 5. Врем  за- держки в элементе 6 С t - .е.изменение состо ни  рео

.,-t

версивного счетчика 7 происходит по переднему Фронту сигнала UЈ фиг .3,6)

Нпо окончании сигнала U. на

П

его входе

разрешени  записи, причем, если значение входного сигнала x p (nT) xjp импульс U Ј через элемент И 12 поступает на вход сложени  реверсивного счетчика 7, увеличива  его состо ние , если же значение входного сигнала Х(пТ) , импульс U поступает через элемент И 13 на вход вычитани  реверсивного счетчика 7, уменьша  его состо ние. Сигнал с разр дных выходов реверсивного счетчика 7 поступает на входы элементов И-НЕ 9 и ИЛИ 15 и первые информационные входы 24 узла 16 пам ти, на второй и третий информационные входы 25 и 26 которого поступают сигналы с выходов элементов 9 и 15. Указанные значени  записываютс  в узел 16 при низком уровне сигнала на входе 28 и считываютс  с соот

5

0

ветствующих выходов узла 16 в следую-- щем периоде дискретизации (через М тактов), повтор   обработку p-rcj канала . Так как значение сигнала Хи пропорционально состо нию реверсивного счетчика.7, происходит слеже ( Р ние значени  X., за входным сигнап

лом - при увеличении ) увеличиваетс  значение х п , при уменьшении X (пТ) значение л Ј уменьшаетс .

Таким образом, если аппроксимирую щий сигнал (0,UH) , на выходе элемента ИЛИ 14 формируетс  нулевое значение сигнала, в результате чего первый мультиплексор 2 находитс  в положении, когда его выходной сигнал (сигнал на втором выходе 21 дельта-модул тора ) повтор ет сигнал на пр мом выходе второго триггера 5, т.е. соответствует правилу (1),

Допустим теперь, что в некотором интервале дискретизации аппроксими (PI

рующее напр жение XV стало равным

)

. 25

30

4G

номинальному. Это значит, что в результате слежени  за входнътм сигналом X (t) произошло полное заполнение реверсивного счетчика 7, которое фиксируетс  по влением нулевого уровн  на выходе элемента И-НЕ 9, Указанный уровень сигнала записываетс  в интервале времени t0, t3) в узел 16 оперативной пам ти полвторому входу 25 и считываетс  из узла 16 ,с через М тактов (в следующем периоде дискретизации при состо нии счетчика 17, равном q р-1). Если в следующем периоде дискретизации выполн етс  условие X p (t) UH, то указан- ный сигнал в этом периоде дискретизации запрещает прохождение тактоU ,

( фиг.3,б) с выхо45

вых импульсов

да элемента 6 задержки через элемент И 12 на вход сложени  реверсивного счетчика 7, т.е. это приводит к формированию того же значени  аппроксимирующего напр жени  Х UH. Наличие нулевого уровн  сигнала на втором выходе 30 узла 16 при еди50 ничном сигнале на пр мом выходе триггера приводит к открыванию первого элемента.ЗАПРЕТ 10, формирующего на , своем выходе единичный сигнал, который через первый элемент ИЛИ 14

55 поступает на управл ющий вход мультиплексора 2. При этом мультиплексор 2 переключаетс  в положение, при котором на его выходе формируетс  последовательность , соответстующа  выходному сигналу первого триггера 4. Тригер 4 измен ет свое состо ние синхронно с триггером 5, т.е. по заднему фронту сигнала U (момент време- ни t). Поэтому при выполнении услови  Х(пТ)ии в выходной последо-1 вательности формируетс  чередующа с  последовательность сигналов (0,1), соответствующа  номинальному значе- нию аппроксимирующего сигнала в р-м канале„

Если же в следующем периоде дискретизации X (nT) 1 UH, то единичное значение сигнала с инверсного выхода второго триггера 5 разрешает прохождение тактовых импульсов U« с выхода элемента 6 задержки череч элемент И 13 на вход вычитани  реверсивного счетчика 7, а это приводит к соответствующему уменьшению аппроксимирующего напр жени  X Л i Ujj Наличие нулевого уровн  сигнала на втором выходе 30 узла 16 привод т к формированию такого же уровн  сигна- ла на выходе первого элемента ЗАПРЕТ 10,, так как выходной сигнал второго триггера 5 в этом случае  вл етс  нулевым. Поэтому нулевой уровень сигнала с выхода первого элемента ИЛИ 14 не приводит к переключению мультиплексора 2 и на выходе 21 формируетс  сигнал, соответствующий сигналу на пр мом выходе триггера 5, а значит, производитс  слежение за входным сигналом X(tiT).

Допустим теперь, что в некотором другом периоде дискретизации аппроксимирующее напр жение стало равно нулю. Это означает, что в результате слежени  за входным сигналом xfp4t) произошло полное обнуление реверсивного счетчика 7, которое фиксируетс  по влением нулевого уровн  на выходе второго элемента ИЛИ 15. Сигнал с выхода элемента ИЛИ 15 в интервале времени (t-,t3) записываетс  по третьему входу 26 в узел 16 и через М тактов (в следующем периоде дискретизации при состо нии счетчика 17, равном q р-1) считываетс  по третьему выходу 31 уэла 16 пам ти. Если в следующем периоде дискретизации входной сигнал р-го канала X(t) 0, то сигнал с третьего выхода 31 узла 16 пам ти запрещает прохождение тактовых импульсов U2 с выхода элемента 6 задержки через элемент И 13 на вход вычитани  ревер

, JQ

у$ 20 , 25 30

45 JQ $$ 6496668

сивного счетчика 7 и приводит к формированию того же значени  аппрокси35

40

мирующего напр жени  0. Наличие же нулевого уровн  сигнала на третьем выходе 31 узла 16 приводит к открыванию второго элемента ЗАПРЕТ 11, что при единичном сигнале на инверсном выходе второго триггера 5 приводит к формированию единичного сигнала на выходе первого элемента ИЛИ 14 и переключении мультиплексора 2 в положение , при котором на его выходе формируетс  последовательность, соответствующа  выходному сигналу первого триггера 4„ Поэтому при выполне нии услови  (t) 0 в выходной последовательности формируетс  чередующа с  последовательность сигналов (0,1), соответствующа  нулевому значению аппроксимирующего сигнала в р-м канале.

Если в следующем периоде дискретизации выполн етс  условие ) 0, то единичное значение с пр мого выхода второго триггера 5 разрешает прохождение импульсов Ug с выхода элемента б задержки через первый элемент И 12 на вход сложени  реверсивного счетчика 7, что приводит к соответствующему увеличению аппрок-1 симирующего напр жени  X 0. Наличие нулевого уровн  сигнала на третьем выходе 31 узла 16 не приводит к переключению мультиплексора 2, так как выходной сигнал на инверсном выходе триггера 5 также имеет нулевое значение, а значит, на выходе 21 формируетс  сигнал соответствующий сигналу на пр мом выходе второго триггера 5, т.е. производитс  слежение за выходным сигналом р-го канала )(t).

Опрос и обработка всех М каналов производитс  последовательно за один период дискретизации Т, в результате чего на втором выходе 21 дельта- модул тора формируетс  многоканальна  дельта-кодова  последовательность

BI$f f v

D ™1,... I , соответствующа  описанному алгоритму работы, причем при выходе входного сигнала р-го канала за пределы динамического диапазона в выходной последовательности формируютс  чередующиес  импульсы D, 0, 1, и т.д., а при возврате значени  входного сигнала в пределы динамического диапазона возобновл етс  слежение за значанием входного сигнала без вс кого переходного процесса, полностью исключа  сбои и автоколебательный режим работы устройства по данному каналу.

Узел 16 оперативной пам ти работает следующим образом.

При высоком уровне сигнала U, (интервал времени tQ - t, ), блок 22 на- ходитс  в режиме чтени  и формирует на своих первом - третьем выходах сигналы, записанные ранее, в предыдущем периоде дискретизации, по адресу , задаваемому состо нием счетчика 17 на входах 27. Сигналы с первых выходов блока 22 (выходы 29 узла) поступают на установочные входы реверсивного счетчика 7, а сигналы с второго и третьего выходов блока 22 че- рез регистр 23 (выходы 30 и 31 узла) - на третьи входы элементов И 12 и 13 и запрещающие входы элементов ЗАПРЕТ 10 и 11. По заднему фронту сигнала U (момент времени t) сигналы с вто- рого и третьего выходов блока 22 фиксируютс  в регистре 23, чем предотвращаетс  неопределенное состо ние на его выходах. Одновременно блок 22 переводитс  в режим чтени  и запи- сывает по адресу,задаваемому счетчиком 17, значени  входных сигналов блока 22 в интервале времени (t - t-).

Claims (2)

1. Дельта-модул тор, содержащий первый компаратор,генератор тактовых импульсов, выход которого подключен к входу элемента задержки, входу пер- вого триггера и тактовому входу второго триггера, выход первого триггера подключен к первому информационному входу первого мультиплексора, реверсивный счетчик, выходы которо- го соединены с входами цифроаналого- вого преобразовател , выход которого подключен к первому входу первого компаратора, счетчик импульсов, выхо- жы которого  вл ютс  -первыми выходами дельта-модул тора, отличающийс  тем, что, с целью повышени  достоверности и расширени  области применени  дельта-модул тора путем обеспечени  возможности формировани  многоканального дельта-кода , в дельта-модул тор/ введены второй мультиплексор, узел оперативной пам ти, элементы И, элементы ИЛИ,

- jn 25 зо , Q 5

50

5

зэлементы ЗАПРЕТ, элемент И-НЕ и второй М-и компараторы (М - число одновременно преобразуемых аналоговых сигналов), первые входы которых и второй вход первого компаратора  вл ютс  соответственно вторым - М-м и первым входами дельта-модул тора, выходы первого - М-го компараторов соединены с соответствующими информационными входами второго мультиплексора , управл ющие входы которого объединены с адресами входами узла оперативной пам ти ч подключены к выходам счетчика импульсов, вход которого объединен с управл ющим входом узла оперативной пам ти и входом разрешени  записи реверсивного счетчика и подключен к выходу генератора тактовых импульсов, выход второго мультиплексора соединен с информационным входом-второго триггера, пр мой выход которого подключен к второму информационному входу первого мультиплексора, разрешающему входу первого элемента ЗАПРЕТ ч первому входу первого элемента И, выход которого соединен с суммирующим входом реверсивного счетчика, инверсный выход второго триггера подключен к разрешающему входу второго элемента ЗАПРЕТ и первому входу второго элемента И, выход которого содеинен с вычитаюш 1М входом реверсивного счетчика , выходы элементов ЗАПРЕТ подключены к входам первого элемента ИЛИ, выход которого соединен с управл ющим входом первого мультиплексора , выход которого  вл етс  вторым выходом дельта-модул тора, выход элемента задержки подключен к вторым входам элементов И, входы элемента И-НЕ и второго элемента ИЛИ соответственно объединены с первыми информационными входами узла оперативной пам ти и подключены к выходам реверсивного счетчика, выходы элемента И-НЕ и второго элемента ИЛИ соединены соответственно с вторым и третьим информационными входами узла оперативной пам ти, первые выходы которого подключены к установочным входам реверсивного счетчика, второй и третий выходы узла оперативной пам ти соединены с запрещающими входами соответственно первого и второго элементов ЗАПРЕТ и третьими входами соответственно первого и второго элементов И.

n

2. Дельта-модул тор по п.1, о т - личающийс  тем, что узел оперативной пам ти содержит блок

1649666

12

поименными входами узла, первые выходы блока оперативной пам ти  вл ютс  первыми выходами узла, второй и

оперативной пам ти и буферный регистр, третий выходы блока оперативной патактовый вход которого объединен с входом записи-чтени  блока оператив- ной пам ти и  вл етс  управл ющим входом узла, адресные, первые, второй и третий информационные входы i блока оперативной пам ти  вл ютс  од10

м ти содеинены соответственно с первым и вторым информационными входами буферного регистра, первый и второй выходы которого  вл ютс  соответствен но вторым и третьим выходами узла.

12

поименными входами узла, первые выходы блока оперативной пам ти  вл ютс  первыми выходами узла, второй и

м ти содеинены соответственно с первым и вторым информационными входами буферного регистра, первый и второй выходы которого  вл ютс  соответственно вторым и третьим выходами узла.

а

Ui

фиг.I