SU842826A1 - Многоканальна система дл анализаэКСТРЕМуМОВ - Google Patents

Description

(54) МНОГОКАНАЛЬНАЯ СИСТЕМА ДЛЯ АНАЛИЗА ЭКСТРЕМУМОВ

шаетс , -срабатывает втора  схема сравнений, котора  формирует импульс уменьшающий на единицу содержимое реверсивного счетчика и опрокидывающий триггер знака производной в положение Отрицательна  производна . Момент смены знака производной соответствует экстремуму, а его численное значение qHHMaexcH с реверсивного счетчика.

В случае построени  многоканальной системы дл  измерени  и анализа экстремумов с использованием принципов вышеописанных устройств неизбежны большие аппаратур1|ые затраты, поскольку в этом случае система реализуетс  параллельным включением рассматриваемых устройств 2.

Наиболее близкой к предлагаемой  вл етс  система, котора  содержит коммутатор, входы которого  вл ютс  информационными входами систе1«ш1, аналого-цифровой преобразователь, вход которого соединен с выходом коммутатора, первое запоминающее устройство, вход которого соединен с выходом аналого-цифрового преобразовател , второе запоминающее устройство , устройство сравнени , входы которого подключены соответственно к выходам аналого-цифрового преобразовател , первого и второго запоминающих устройств, регистр, входы которрго подключены к выходам устройства сравнени , счетчик номера канала, выход которого соединен с адресньоми входами коммутатора, первого и второго запоминающих устройств , устройство управлени , первый , второй и третий входы которого соединены соответственно с первым , вторым и третьим выходами регистра , второй выход регистра соединен со входом второго запоминающего устройства, выходы устройства управлени  соединены соответственно с управл ющими входами счетчика номера канала, аналого-цифрового преобразовател , п.ервого и второго запоминающих устройств и регистра, четвертый вход устройства управлени  соединен с выходом генератора тактовых икшульсов.

По тактовому импульсу устройство управлени  подает импульс на вход счетчика номера канала,тем самым подключает следующий канал. Затем усхрбйство управлени  осуществл ет запуск ангшого-цифрового преобразовател . Первое и второе запоминающее устройства посто нно наход тс  в режиме считывани   (нуль на управл ющем входе), Аналого-цифровой преобраэойатель работает .таким образом, что результат преобразовани  сохран етс  iia его выходе до следующего запуска . Дешее устройство управлени  подав импульс записи на управл ю ((ий вход регистра,тем самым записы

вает результат сравнени  в регистр. На устройство сравнени  поступают код текущего отсчета данного канала с выходов коммутатора кода, код предыдущего отсчета данного канала, с выходов пербого запоминающего устройства и код знака производной предыущего отсчета с выхода второго заоминающего устройства. В результате равнени  возможны следующие три ситуации: значение текущего отсчета равно значению предыдущего отсчета, значение текущего и предыдущего отчетов не равны, а знак производной предыдущего отсчета совпадает со знаком прои,зводной текущего отсчета, значени  текущего и предыдущего отсчетов не равны, и знаки производной текущего и предыдущего отсчетов не совпадают .

В первом случае никаких операций не производитс .

Во втором случае устройство управлени  формирует импульс на запись текущего отсчета в первое запоминающее устройство, а знака производной текущего отсчета - во второе запоминающее устройство.

В третьем случае устройство управлени  формирует сигнал на внешнее устройство о наличии экстремума (считывание значени  экстремума внешним устройством осуществл етс  -с выхода первого запоминающего устройства, номер канала считываетс  с выхода счетчика номера канала, а тип акстремума с выхода второго запоминающего устройства).

Далее, устройство управлени  формирует импульс на запись значени  текущего отсчета в первое запоминающее устройство, а знака производной текущего отсчета - во второе запоминающее устройство ..

Интервалы между импульсами, вырабатываемыми устройством управлени , выбираютс  с учетом времени установлени  элементов структурной схемы.

Тактова  частота выбрана из услоВИЯ максимального времени обработки экстретлума в одном канале внешними устройствами 3.

Недостатками, известной схемы  вл ютс  низка .точность определени  значени  экстремумов, так как частота дискретизации определ етс  максималь.ным временем обработки экстремума, вьгсока  веро тность потери экстремумов , особенно в случае их возникновени  в близкие моменты времени в нескольких каналах.

Цепь изобретени  - повышение тоЧностн и достоверности работы.: Поставленна  цель достигаетс  тем, что в систему введено буферное запоминёнощее устройство, первь|й, второй и третий информационные входы которого подключены соответственно к выходам счетчика номера канала,первого и второго запоминающих устройст первый и второй управл ющие входы буферного запоминающего устройства соединены соответственно с выходом устройства управлени  и с управл ющим входом системы, информационный и управл ющий выходы которой соединены соответственно с информационным и управл ющим выходами eSyфepнoгo Запоминающего устройства. Кроме того, в системе буферное запоминающее устройство содержит сче чики адреса записи и адреса считЕЛван элементы задержки,реверсивный счетчик , узлы управлени  считыванием и управлени  записью, блок пам ти, коммутаторы управл ющих сигналов, коммутатор кодов, выход которого со динен с. адресньош входом блока пам ти , в лсоды счетчиков адреса записи и ajapieca считывани  соединены соответственно с первым и вторым входами коммутатора кодов, вход первого коммутатора управл ющих сигналов со единён с выходом реверсивного счет- чика , первый выход соединен с управ л ю1айм выходом устройства, второй выход подключен к первому входу вто рого коммутатора управл ющих сигналов , выход первого элемента задержки соединен со входом записи блока пам ти, вход считывани  которого под ключен к выходу второго элемента за держки, выход узла управлени  записью соединен со входё№1и первого элемента задержки, счетчика адреса записи и с суммирующим входом рейер сивного счетчика, выход узла управлени  считыванием соединен со входами второго элемента задержки, счетчика адреса считывани , с управ л ющим входом коммутатора кодов и с вычитающим входом реверсивного счетчика, выходы второго коммутатор управл ющих сигналов подключены соответств1енно к первым входсци узлов управлени записью и управлени  счи тыванием, первый управл ющий вход устройства, соединен со вторыми вхо дами второго коммутатора управл ющи сигналов и узла управлени  записью, второй управл ющий вход устройства соединен со вторым входом узла управлени  считыванием и с третьим входом второго коммутатора управл ю щих сигналов, информационные входы блока пам ти подключены соответстве . но к первому, второму и третьему ин формационным входам устройства, ин формационный выход которогчэ соедимеи , с информационным выходсм блока пам ти. , На фиг.1 представлена схема системы; иа фиг.2 .приведен пример peaлиэации буферного запоминающего устройства. Схема системы содержит (фигЛ) коммутатор 1, аиалого-цифровой ирв образователь 2, первое запсжинаюцее 4устройство 3, второе запоминающее устройство 4, устройство сравнени  5, регистр 6, генератор 7 тактовых импульсов, устройство 8 управлени , выход 9 устройства 8 дл  запуска аналого-цифрового преобразовател , выход 10 устройства дл  управлени  счетчиком номера канала, счетчик 11 номера канала, выход 12 счетчика 11, выход 13 устройств.а 8, выход. 14 устройства .8 дл  управлени  записью и считыванием в первое и второе запоминающие устройства, выход. 15 устройства 8 дл  управлени  записью регистра, буферное запом1 нающее устройство 16,управл ющий вход 177системы .дл  считывани  из буферного .зайоминающего устройства, управл ющий выход 18 системы дл  запрещени  считывани  из буферного запоминающего устройства, информационный выход 19 системы, коммутатор 20 управл ющих сигналов (Фиг.2), выход 21 коммутатора 20 дл  запрета считывани , выход 22 дл .запрета записи, узел управлени  записью 23, первый элемент 24 задержки, коммутатор 25 управл ющих сигналов, реверсивный счетчик 26, счетчик 27 адреса записи, счетчик 28 адреса считывани , узел 29 управлени  считыванием, коммутатор 30 кодов, второй элемент 31 задержки , блок 32 пам ти. Система работает следующим образом . По так.Товому импульсу устройство 8 управлени  формирует импульс на выходе 10,тем самым подключает очередной канал. Затем устройство 8 поДает Импульс выхода 9 на запуск аналого-цифрового преобразовател  2, Аналого-цифровой преобразователь 2 работает таким образом, что результат преобразовани  сохран етс  на его выходе до следующего запуска . Первое 3 и второе 4 запоминающие устройства посто нно наход тс  в режиме считывани  (нуль на выходе 14). Далее устройство 8 управлени  формирует импульс на выходе 15, тем самыг4 записывает результат сравнени  в регистр 6. На устройство 5 сравнени  nocTynaieT код текущего от счета данного канала с выходов аналого-цифрового преобразовател  2, код предыдущего отсчета данного канала с выходов первого запоминающего устройства 3 и код знака производной предыдущего отсчета с йыхода второго запс динающего устройства 4 В результате сравнени  возможны ледующие три ситуации, при которых значени  текущего и предыдущего тсчетов рабны, а знак производной екущего отсчета совпадает со знаком роизводнЬй предыдущего отсчета, начени  текущего и предыдущего отчетов не равны, и знаки проиэбоднай

текущего и предыдущего отсчетов не совпадают.

В первом случае никакие операции не производ тс .

Во втором случае устройство 8 управлени  формирует импульс на выходе 14 дл  записи значени  текущего отсчета в первое запоминающее устройство 3 и записи знака производной ти у1цего отсчета во второе запоминающееустройство 4.

В третьем случае устройство управлени  8 формирует импульс навыходе 13, который осуществл ет запись в буферное : запоминающее устройство 3.6 зна.чени  экстремума, его типа (минимум или максимум) и номера канала Далее устройство 8 управлени  формирует импульс на выходе 14 записи значени  текущего отсчета и знака производной текущего отсчета в первое 3 и второе 4 запоминающее устройства соответственно.

Интервалы между импульсс№ и, вырабатываемыми устройством 8 управлени , выбираютс  с учетом времени установлени  элементов схемы, причем врем  между записью в Ьуферное запоминающее устройство и записью текущих значений отсчета и знака производной выбираетс  достаточным дл  выполнени  записи в буферное запоминающее устройство и считывани  из него.

Буферное запоминающее устройство работает следующим .образом.

При включении питани  обнул ютс  счетчик 27 адреса записи, счетчик 28 адреса считывани  и реверсивный счетчик 26. Узел 23 управлени  записью работает следующим образом.

Если на выходе 22 нет запрещающегоь  потенциала, то импульс записи , поступающий от устройства 8 управлени  с выхода 13, поступает на выход 23 узла.

Если на выходе 22 присутствует запрещающий потенциал и с выхода 13 поступает импульс записи, то узел 23 формирует импульс записи после рй ти  запрещающего потенциала. Аналогично узел управлени  считыванием 29 пропускает импульс считывани , поступающий по входу 17, в отсутствие запрегаающего потенциала на выходе 21, и формирует импульс после сн ти  запрещающего потенциала , если во врем  существовани  последнего был импульс на входе 17. Коммутатор 20 формирует запрещающий потенциал на выходе 21 во врем  существовани  импульса записи на выходе 13, а запрещающий потенциал на выходе 22 - во врем  существовани  импульса считывани  на входе 17 и при переполнении буферного запомина нацего устройства.

Коммутатор 25 формирует на выходе 18 потенциал запрещени  счйтывани  в том случае, если содержимое раверсивного счетчика равно нулю, и поТенцнсШ переполнени  буферного запоминающего устройства на втором выходе , если содержимое всех разр дов реверсивного счетчика равно единице.

Импульс записи, поступающий с выхода узла управлени  записю 23, Прибавл ет единицу к содержимому счетчика 27 адреса записи и к содержимому раверсивного счетчика 26.

Далее через первый элемент 24 задержки, врем  задержки которого равно времени установлени  счетчика 21 адреса записи и коммутатора 30 кодов, импульс записи поступает на вход записи блока 32 пам ти.

Импульссчитывани , поступающий с выхода узла управлени  считыванием 29, -вычитает единицу из содержимого рав ерсивного счетчика 26, прибавл ет единицу к содержимому счетчика 28 адреса считывани  и пе|реключает коммутатор 30 кодов так, что на его выходе передаетс  «адрес считывани  с выхода счетчика 28 адреса считывани . Далее импульс считывани  через второй элемент 31 задержки, врем  задержки которого равно времени установлени  счетчика 28 адреса считывани  и времени переключени  коммутатора 30 кодов, импульс считывани  поступает на вход считывани  блока 32.

Когдаиутатор 30 кодов работает таким образом, что.на его выход посто нно подключен выход счетчика 27 адреса записи и переключаетс  на адрес считывани  только на впем  существовани  импульса считывани . Счетчик 27 адреса записи хранит адрес последнего записанного экстремума .Счетчик 28 адреса считывани  хранит адрес последнего считанного экстремума. Содержимое реверсивного счетчика 26 равно числу экстремумов, хран щихс  в буферном запоминающем устройстве. Значение считываекиЛ экстремумов, их тип и номер канала снимаютс  с выхода 19.

Частота следовани  тактовых импульсов ограничиваетс  только временем .установлени  элементов структуры

Таким образом, предлагаемое изобретение, во-первых, обладает высокой точностью измерени  экстремумо что определ етс  высокой частотой дискретизации входного процесса (сотни кГц).

Во-вторых, снижена веро тность пропуска экстремумов. Это достигаетс  введением в схему буферного запоминающего устройства.

Ъормула изобретени 

Claims (3)

1. Иногоканальна  система дл  анализа экстремумов, содержаща  коммутатор , входы которого  вл ютс  информационными входами системы, аналого-цифровой преобразователь, вход которогосоединен с выходом коммутатора , первое запоминающее устройство , вход которого соединен с вы- ходом аналого-цифрового преобразовател , второе запоминающее устройство; устройство сравнени , входы которого подключены соответственно к выходгил . аналого-цифрового преобразовател , первого и второго запоминающих устройств, регистр, входа которого подключены к выходам устройства сравнени , счетчик номера канала, выход которого соединен с адресными вхрдаии коммутатора, первого и второго 5 запомингцощих устройств, устройство управле и , первый, второй и входы которого соединены соответственно с первым, вторым и третьим выходами регистра, второй выход ре- 20 гистра соединен со входом второго запоминающего устройства, выхода устройства управлени  соединены соответственно , с управл ющими входами счетчика номера канала, аналоге- 25 цифрового преобразовател , первого и второго запоминающих устройств и регистра, четвертый вход устройства управлени  соединен с выходом генератора тактовых импульсов, о т л и - Q чающа с  тем, что, с целью пов1Е 1шени  точности и достоверности работы, в нее введено буферное запо-. минающее устройство, первый, второй и третий информационные входы кото- рого подключены соответственно к выходам счетчика номера канала, .первого и второго запоминающих устройств , первый и второй управл ющие входы буферного запоминающего устройства соединены соответственно 40 с выходом устройства управлени  и с управл ющим входом системы,информационный и управл ющий которой соединены соответственно с информационным и управл ющим выходами буферного запоминающего устройства .

2. Система по п.1, от л ич аю ц а   с   тем, что буферное запоминающее устройство содержит счет- -  чики адреса записи и адреса считывани , элементы задержки, реверсивный счётчик, узлы управлени  считыванием и управлени  записью, блок пам ти , коммутаторы управл ющих сигналов , коммутаторкодов, выход которого соединен с адресным входом блока пам ти, выходы счетчиков адреса записи и сшреса считывани  соединены соответственно с первым и вторым входами, коммутатора кодов, вход первого коммутатора управл ющих сигналов соединен с выходом реверсивного счетчика, первый выход соединен с управл ющим выходом устройства , второй выход подключен к первому входу второго коммутатора управл ющих сигналов, выход первого элемента задержки соединен со входом ..записи блока пам ти, вход считывани  которого подключен к ваходу второго йламента задержки, выход узла управлени  записью соединен со входами первого элемента задержки, счетчика адреса записи и с суммирующим входс 1 реверсивного счетчика, выход узла управлени  считыванием соединён со входами второго элемент задержки,счетчика адреса считывани  с управл ющим входом коммутатора кодов и с вычитающим входом реверсивного счетчика, выходы второго коммутатора управл ющих сигналов подключены соответственно к первым входам узлов управлени  записью и управлени  считыванием, первый управл ющий вход устройства соединен со вторыми входами второго коммутатора управл ющих, сигналов и узла управлени  записью, второй управл ющий вход устройства соединен со вторым входом узла управлени  считыванием и с третьим входом второго коммутатора управл ющих сигналов, информационные входы блока пам ти подключены соответственно к.первому второму и третьему информационным входам устройства, информационный выход которого соединен с информационным выходом блока пам ти.

---у .

Источники информации, прин тые во внимание при экспертизе

1,Авторское свидетельство СССР 301709, кл. G 06 G 7/12, 1969.

2,Автбрское свидетельство СССР 379926, кл. G 06 F 15/34, 1971. .

3.Опубликованна  за вка Франции 2225789, кл. G Об М 3/00, 1974 (прототип),.