SU1640697A1 - Устройство дл контрол времени выполнени команд - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение в цифровых вычислительных и управл ющих системах дл  повышени  надежности функционировани  Целью изобретени   вл етс  расширение функциональных возможностей устройства,. Цель достигаетс  за счет введени  дешифратора , блока регистров, регистра, блока элементов И, схемы сравнени , элемента задержки, элемента ИЛИ, элемента И, генератора импульсов Устройство позвол ет осуществл ть блокировку контрол  команд с неизвестным циклом выполнени о 1 ило

Description

Изобретение относитс  к вычислительной технике и может найти применение в цифровых вычислительных и управл ющих системах дл  повышени  надежности функционировани о

Цель изобретени  - расширение функциональных возможностей устройства за счет блокировки контрол  команд с неизвестным циклом выполнени „

На чертеже приведена структурна  схема устройства

Устройство содержит вход 1 кода команды, вход 2 признака команды, дешифратор 3, схему 4 сравнени , блок 5 регистров, регистр 6, элемент 7 задержки , триггер 8, блок элементов И 9, первый 10 и второй 11 элементы .ИЛИ, генератор 12 импульсов, счетчик 13, элемент И 140

Устройство работает следующим образом .

В исходном состо нии триггер 8 и счетчик 13 обнулены, в регистры блока 5 занесены обратные значени  кодов времени выполнени  (с учетом работы устройства) контролируемых команд, а в регистр 6 - коды команд, не подлежащих контролю данным устройством (команды останова и др0)о

В ходе выполнени  программы при выборке из пам ти очередной команды, подлежащей исполнению, код ее -поступает на входы дешифратора 3 и на первые входы схемы 4 сравнени 0 При поступлении синхронизирующего сигнала выборки команды код текущей команды сравниваетс  с кодами не подлежащих контролю команд, и, если текуща  команда принадлежит данной группе команд , то на выходе блока по вл етс  единичный сигнал, устанавливающий триггер 8 в состо ние 1 и запирает

(Л

с

о

Ј О

еп

i i-м - ,|мым элемент И 14„ И противном чучас триггер 8 остаетс  ц нулевом гогто нии, ,ч элемент И 14 открыт,. Триггер 8 сбрасываетс  в состо нии О каждый раз при выборке очередной команды,,

С выхода демшфратора i сигнал от- крыплет соответствующие элементы И блока 9 и разрешает запись через пер- пый -элемент ИЛИ 10 кода времени выполнени  текущей команды в счетчик 13 в обратном коде, о

i

Сигнал выборки команды, задержан-

ной элементом 7 задержки на врем  записи кода в счетчик 11, запускает генератор 12 импульсов, импульсы с которого поступают на счетный вход счечика 13„ В случае зацикливани  вы- полнени  текущей команды, на выходе переполнени  счетчика 3 по вл етс  единичный сигнал, который поступает на выход устройства через элемент И 14, сигначизиру  о зацикливании ко- манды, а также останавливает работу генератора 12 импульсово

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  времени выполнени  команд, содержащее счетчик , триггер и первый элемент ИЛИ, причем выход первого элемента ИЛИ соединен с информационным выходом счет- 35 чика, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет

   -

   5

   0 5

   0

   35

   блокировки контрол  ком.шд с неизвестным циклом выполнени , и него введены дешифратор, регистр, блок регистров, блок элементов И, схема сравнени , элемент задержки, второй элемент ИЛИ, генератор импульсов и элемент И, причем вход кода команды устройства соединен с информационным входом дешифратора и первым информа- . ционным входом схемы сравнени , вход признака команды устройства соединен со стробирующими входами дешифратора и схемы сравнени , с входом записи счетчика, с первым входом второго элемента ИЛИ, с нулевым входом триггера и через элемент задержки - с входом запуска генератора импульсов , выход переполнени  счетчика соединен с первым входом элемент а И и вторым входом второго элементаИЛИ,выход которого соединен с входом останова генератора импульсов, выход которого соединен со счетным входом счетчика, выходы блока регистров соединены с соответствующими информационными входами блока элементов И, выходы дешифратора соединены с соответствующими входами блока элементов И, выходы которого соединены с соответствующими входами первого элемента ИЛИ, выход регистра соединен с вторым информационным входом схемы сравнени , выход равенства которой соединен с единичным входом триггера, нулевой выход которого соединен с вторым входом элемента И, выход которого  вл етс  выходом ошибки устройства