SU1635181A1

SU1635181A1 - Digital reversible squarer

Info

Publication number: SU1635181A1
Application number: SU894652377A
Authority: SU
Inventors: Тофик Мамедович Алиев; Тимур Музафарович Вердиев; Рафик Кязим Оглы Кулизаде; Эльберт Адильгиреевич Тургиев
Original assignee: Азербайджанский Институт Нефти И Химии Им.М.Азизбекова
Priority date: 1989-02-16
Filing date: 1989-02-16
Publication date: 1991-03-15

Abstract

Изобретение относитс к устройствам вычислительной техники. Цель изобретени - упрощение квадратора. Поставленна цель достигаетс тем, что квадратор, содержащий п-разр д- ный двоичный счетчик, генератор импульсов , элемент И, двоичный умножитель и реверсивный пчетчик, введен коммутатор с соответствующими межэтте- ментными св з ми. 1 ил.The invention relates to computing devices. The purpose of the invention is to simplify the quad. The goal is achieved by the fact that a quadrtor containing an n-bit binary counter, a pulse generator, an element I, a binary multiplier, and a reversing meter, is inserted into the switchboard with the corresponding interement links. 1 il.

Description

8eight

(Л(L

Изобретение относитс к устройствам вычислительной техники и может быть использовано как средство предварительной обработки информации в информационно-измерительных системах с частотными датчиками.The invention relates to computing devices and can be used as a means of preprocessing information in information and measurement systems with frequency sensors.

Цель изобретени - упрощение квадратора .The purpose of the invention is to simplify the quad.

На чертеже представлена структурна схема квадратора.The drawing shows a structural diagram of the quad.

Схема содержит коммутатор , генератор 2 импульсов, элемент ИЗ, двоичный счетчик 4, двоичный умножитель 5, вход 6 подкоренного числа квадратора , реверсивный двоичный счетчик 7.The scheme contains a switch, a generator of 2 pulses, an element FROM, a binary counter 4, a binary multiplier 5, an input 6 of the quad number radix, a reversible binary counter 7.

Режим работы устройства зависит от состо ни коммутатора 1, причем нормально замкнутое состо ние контактов коммутатора 1 соответствует режиму работы Извлечение квадратного корн , при этом результат операции образуетс на кодовых выходах счетчикаThe mode of operation of the device depends on the state of the switch 1, and the normally closed state of the contacts of the switch 1 corresponds to the mode of operation of square root extraction, and the result of the operation is formed on the code outputs of the counter

4, а противоположное состо ние коммутатора 1 соответствует режиму Квад- рирование, при этом результат образуетс на выходах счетчика 7.4, and the opposite state of the switch 1 corresponds to the Quad mode, and the result is formed at the outputs of the counter 7.

Устройство в режиме Извлечение квадратного корн работает следующим образом.The device in the mode of Extracting square root works as follows.

Контакты коммутатора 1 устанавливаютс в нормально-замкнутое состо ние , после чего на вход Сброс подаетс импульс, обнул ющий счетчик 4, двоичный умножитель 5, n-ый разр д реверсивного счетчика 7 и записывающий код числа N-1, подготовленного на входе 6 установки кода подкоренного члена, в (п-1) разр дов реверсивного счетчика 7. Потенциал логической единицы на инверсном выходе n-го разр да счетчика 7 открывает элемент И 3 и разрешает прохождение импульсов с выхода генератора 2 через нормально замкнутый контакт коммутатора 1 и элеРThe contacts of the switch 1 are set to a normally closed state, after which a pulse is sent to the Reset input, resetting the counter 4, the binary multiplier 5, the nth bit of the reversing counter 7, and writing down the code for the N-1 number of the root member, in (p-1) bits of the reversible counter 7. The potential of the logical unit at the inverse output of the n-th digit of counter 7 opens element I 3 and allows the passage of pulses from the output of generator 2 through the normally closed contact of switch 1 and eleR

соwith

СПSP

0000

мент И 3 на входы счетчика 4 и двоичного умножител 5. Выходные импульсы двоичного умножител 5, число которых NJ пропорционально квадрату количест- ва импульсов, поступивших с выхода элемента И 3, определ етс выражениемment and 3 to the inputs of counter 4 and binary multiplier 5. The output pulses of binary multiplier 5, the number of which NJ is proportional to the square of the number of pulses received from the output of the element 3, is determined by the expression

N,-N,(X) J ( J 2XdX)dX-2N, -N, (X) J (J 2XdX) dX-2

-П-1 п-P-1 p

ХX

Эти импульсы через второй нормально замкнутый контакт коммутатора 1 5 поступают на вычитающий вход реверсивного счетчика 7 до его обнулени . N -ый импульс перебросит n-ый разр д счетчика 7 в единичное состо ние, в результате чего на его инверсном вы- 20 ходе по витс лог. О запирающий элемент ИЗ.These pulses through the second normally closed contact of the switch 1 5 are fed to the subtractive input of the reversible counter 7 until it is zeroed. The Nth pulse will transfer the nth digit of counter 7 to the unit state, as a result of which, in its inverse output, the log goes through. About locking element FROM.

Число импульсов X, прошедшее на вход счетчика 4 и зафиксированное в нем, представл ет собой результат извлечени квадратного корн из числа N, код которого был установлен в ре- верснвном счетчике 7 перед началом операции, так как обнуление счетчика 7 выполн етс при выполнении равенства М, N - 2HMX fi, откуда . Результат операции в числоимлульсной форме X возникает на выходе элемента И 3, а в форме двоичного параллельно- The number of pulses X passed to the input of counter 4 and fixed in it is the result of extracting the square root from the number N, the code of which was installed in the reverse counter 7 before the operation, because the resetting of counter 7 , N - 2HMX fi, from where. The result of the operation in the pulse number X occurs at the output of the element I 3, and in the form of a binary parallel

Го кода тд2114 Ы - на выходах счетчика 4. Устройство может быть реализовано на микросхемах среднего уровн интеграции.Guo code td2114 Ы - at the outputs of the counter 4. The device can be implemented on chips of the average level of integration.

00

5 0 50

5five

0 50 5

Claims

Invention Formula

A digital reversible quadrant containing a binary counter and a multiplier, a reversible binary counter, a pulse generator, an element AND whose output is connected to the combined inputs of a binary counter and a binary multiplier, which in order to simplify, it contains a switch, and the output of the pulse generator is connected to the first input of the switch, the second and third inputs of which are connected respectively to the quadpulse input of the quad and the information output of the binary multiplier, the bit inputs of which, from the first th to n-th, are connected to the bit outputs, from the n-th to the first, of the binary counter, the bit outputs of which are the quad root of the output, the bit inputs and outputs, from the first (Zogo to (n-1) - The reversible binary counter is connected to the input of the quadrth number root and to the output of the quad number of the quad number, respectively. Connected accordingly but to the summing and subtracting inputs of the reversible binary counter, the inputs of the installation of the binary counter, binary multiplier, reversible binary counter and its n-th bit are connected to the Reset Quad input.