SU1599974A2 - Clocking device - Google Patents
Clocking device Download PDFInfo
- Publication number
- SU1599974A2 SU1599974A2 SU884611181A SU4611181A SU1599974A2 SU 1599974 A2 SU1599974 A2 SU 1599974A2 SU 884611181 A SU884611181 A SU 884611181A SU 4611181 A SU4611181 A SU 4611181A SU 1599974 A2 SU1599974 A2 SU 1599974A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- input
- output
- interference
- short
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники. Цель изобретени - повышение помехозащищенности путем дополнительной фильтрации отрицательных кратковременных помех - достигаетс введением четвертого и п того триггеров 4 и 5, инвертора 7. 1 ил.The invention relates to a pulse technique and can be used in automation and computing devices. The purpose of the invention is to increase the noise immunity by additional filtering of negative short-term interference - by introducing the fourth and fifth triggers 4 and 5, the inverter 7. 1 Il.
Description
Изобретение относитс к импульсной технике, может быть использовано в устройствах автоматики и вычислительной техники и вл етс дополнительным к авт. св. f 898601.The invention relates to a pulse technique, can be used in automation devices and computing devices, and is additional to the author. St. f 898601.
Цель изобретени - повышение поме- хозащиьченности путем фильтрации отрицательных кратковременных помех.The purpose of the invention is to increase the interference by filtering negative short-term interference.
На фиг. 1 приведена электрическа функциональна схема устройства; на фиг. 2 - временные диаграммы, по сн ющие его работу.FIG. 1 shows the electrical functional scheme of the device; in fig. 2 - time diagrams that show his work.
Устройство содержит первый, вто-- рой, третий, четвертый, п тый триггеры 1-5, элемент И-НЕ 6, инвертор 7,The device contains the first, second, third, fourth, fifth triggers 1-5, element AND-NOT 6, inverter 7,
D- и R-входы первого триггера 1 соединены с шиной управлени 8, пр мой выход - с D-входом второго триггера 2, пр мой выход которого соединен с D-входом третьего триггера 3, инверсный выход которого соединен с первым входом элемента И-НЕ 6, второй вход которого соединен с D и R- входами третьего триггера 3, третий вход - с С-входами первого, второго, четвертого и п того триггеров 1-5 и ,The D and R inputs of the first trigger 1 are connected to the control bus 8, the direct output is connected to the D input of the second trigger 2, the direct output of which is connected to the D input of the third trigger 3, the inverse output of which is connected to the first input of the I- element NOT 6, the second input of which is connected to the D and R inputs of the third trigger 3, the third input with the C inputs of the first, second, fourth and fifth triggers 1-5 and,
с шиной тактовых импульсов 9, выход - с выходной шиной 10, причем шина управлени 8 через инвертор 7 соединена с D- и R-входами четвертого триггера , тр мой выход которого соединен с D-входом п того триггера 5, S-вход которого соединен с пр мым вы- ,ходом второго триггера 2, пр мой выход - с S-входом второго триггера 2.with the clock pulse bus 9, the output with the output bus 10, and the control bus 8 through the inverter 7 is connected to the D and R inputs of the fourth trigger, the third output of which is connected to the D input of the fifth trigger 5, the S input of which is connected with direct output-, with the course of the second trigger 2, direct output - with the S-input of the second trigger 2.
Устройство тактовой синхронизации работает следующим образом.The clock synchronization device operates as follows.
В исходном состо нии триггеры 1-3 наход тс в состо нии О, триггеры и 5 - в состо нии 1. С приходом информационного сигнала высокого уровн триггер t устанавливаетс в состо ние О, а в триггер 1 разрешаетс запись 1 по D-входу. С приходом тактового импульса 1 записываетс в триггер 1. Если длительность входного сигнала достаточна дл перезаписи из триггера 1 в триггер 2, то на его выходе по вл етс сигнал высокого уровн , вызывающий по вление на выходе устройства синхросигнала и снимающий блокировку по S-входу с триггераIn the initial state, the triggers 1–3 are in the state O, the triggers and 5 are in the state 1. With the arrival of the high level information signal, the trigger t is set to the state O, and the trigger 1 is allowed to write 1 to the D input. With the arrival of the clock pulse 1 is recorded in the trigger 1. If the duration of the input signal is sufficient to overwrite from the trigger 1 to the trigger 2, then a high level signal appears at its output, causing the output signal of the clock signal at the output and releasing the lock on the S input trigger
оabout
:л: l
;& :о х |; &: about x |
4four
М M
5. с приходом заднего фронта тактово сигнала триггер 3 устанавливаетс в состо ние 1, что исключает по вление на выходе устройства синхроимпульсов до тех пор, пока триггер 2 не вернетс в исходное состо ние. Если длительность .входного сигнала недостаточна дл перезаписи 1 из триггера 1 в триггер 2, то триггер 2 не сработает и импульс на шине 10 устройства не по витс , триггер 5 остаетс в состо нии 1. Таким образом , устройство подавл ет все по- , длительность которых меньше 1/fT. Если длительность сигнала больше 3/fT и имеет место отрицательна кратковременна помеха, длительность которой меньше I/ft, происходит следующее: после перезаписи 1 в триг- гер 2 снимаетс блокировка с тригге- |ра 5 по S-входу. С .приходом фронта тактового импульса, так как на D-BXO де присутствует низкий потенциал, в него записываетс О и сигнал низкого уровн с его выхода блокирует работу триггера 2 по S-входу (удерживает его в состо нии логической 1). Так как длительность отрицательной кратковременной помехи меньше 1/fT, то она не оказывает вли ни на состо ние триггера 5 и состо ние выходного сигнала. После окончани действи информационного сигнала по фронту второго тактового 5. With the arrival of the trailing edge of the clock signal, the trigger 3 is set to state 1, which eliminates the appearance of the clock pulse at the output of the device until trigger 2 returns to its initial state. If the duration of the input signal is not sufficient to overwrite 1 from trigger 1 to trigger 2, then trigger 2 will not trigger and the pulse on bus 10 of the device will not work, trigger 5 remains in state 1. Thus, the device suppresses all which is less than 1 / fT. If the signal duration is greater than 3 / fT and there is a negative short-term interference, the duration of which is less than I / ft, the following occurs: after rewriting 1 into trigger 2, the lock is released from trigger 5 on the S input. With the arrival of the clock edge, since de potential is present at D-BXO, a low potential is present in it, O is recorded and a low level signal from its output blocks the operation of trigger 2 at the S input (keeps it in a logical 1 state). Since the duration of the negative short-term interference is less than 1 / fT, it does not affect the state of the trigger 5 and the state of the output signal. After the end of the information signal on the front of the second clock
00
j 0 ,j 0,
5five
00
импульса из триггера Ц в триггер 5 переписываетс 1 и сигнал высокого уровн с выхода триггера 5 снимает блокировку по S-входу с триггера 2. С приходом фронта третьего тактового импульса триггер 2 устанавливаетс в состо ние О, сигнал с его выхода блокирует по S-входу триггер 5. Схема приходит в исходное состо ние.the pulse from flip-flop Q to flip-flop 5 is rewritten 1 and the high level signal from flip-flop 5 unlocks the S-input from flip-flop 2. With the arrival of the front of the third clock pulse, the flip-flop 2 is set to the O state trigger 5. The circuit comes to its original state.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884611181A SU1599974A2 (en) | 1988-11-04 | 1988-11-04 | Clocking device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884611181A SU1599974A2 (en) | 1988-11-04 | 1988-11-04 | Clocking device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU898601A Addition SU171125A1 (en) | Gyroscopic device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1599974A2 true SU1599974A2 (en) | 1990-10-15 |
Family
ID=21411923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884611181A SU1599974A2 (en) | 1988-11-04 | 1988-11-04 | Clocking device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1599974A2 (en) |
-
1988
- 1988-11-04 SU SU884611181A patent/SU1599974A2/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР fP 898601, кл. Н 03 К 5/05, 11.03.80. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1599974A2 (en) | Clocking device | |
SU1621157A1 (en) | Shaper of pulses by rise and fall | |
SU1522383A1 (en) | Digital pulse generator | |
SU824191A1 (en) | Signal delay device | |
SU1679611A1 (en) | Clock pulses synchronization unit | |
SU1142822A1 (en) | Timer | |
SU1483617A1 (en) | Device for synchronization and pulse train shaping | |
SU1203692A2 (en) | Device for suppressing noise | |
SU1411950A1 (en) | Pulse shaper | |
SU623259A1 (en) | Synchronizing device | |
SU1679625A1 (en) | Counting unit | |
SU1688237A1 (en) | Device for information input | |
SU1755367A1 (en) | Device for generating pulse trains | |
SU1647864A1 (en) | Single pulse driver | |
SU1437980A1 (en) | Device for suppressing disturbance | |
SU1575297A1 (en) | Device for checking pulse sequence | |
SU1274127A1 (en) | Pulse generator | |
SU1503065A1 (en) | Single pulse shaper | |
SU1270880A1 (en) | Square-wave generator | |
RU2006969C1 (en) | Device for storing information in shift register | |
SU1656514A2 (en) | Timer | |
SU1599976A1 (en) | Clocking device | |
SU1103352A1 (en) | Device for generating pulse trains | |
SU675594A1 (en) | Information-carrying pulse selector | |
SU1182532A1 (en) | Memory access synchronization device |