SU1597794A1 - Выходное устройство тестера - Google Patents
Выходное устройство тестера Download PDFInfo
- Publication number
- SU1597794A1 SU1597794A1 SU884478491A SU4478491A SU1597794A1 SU 1597794 A1 SU1597794 A1 SU 1597794A1 SU 884478491 A SU884478491 A SU 884478491A SU 4478491 A SU4478491 A SU 4478491A SU 1597794 A1 SU1597794 A1 SU 1597794A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- outputs
- comparators
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к области автоматики и контрольно-измерительной технике и может примен тьс дл контрол интегральных схем и логических узлов. Цель изобретени - повышение информативности контрол . Устройство содержит два ключа 12, два вентил 4, 5 и элемент 6 сравнени , провер ющее контролируемый объект 3. Повышение информативности достигаетс тем, что введены два делител 7,8 напр жени , два компаратора 9,10, элемент И-НЕ 11, элемент ИЛИ 12, три блока, фиксации 13, 14, 15, элемент ИЛИ-НЕ 16. Наличие указанных элементов позвол ет фиксировать короткое замыкание и состо ние контролируемого объекта 3 при любом режиме его функционировани за счет амплитудного контрол с помощью компараторов 9, 10 при использовании делителей 7, 8 напр жени . 1 з.п. ф-лы, 2 ил.
Description
сд
со
со
4
Изобретение относитс к автоматике и контрольно-измерительной технике и может примен тьс дл контрол интегральных схем и логических узлов.
Цель изобретени - повышение информативности контрол при использовании устройства.
На фиг. 1 приведена функциональна схема устройства; на фиг. 2 - временные диаграммы его работы.
Устройство содержит два ключа 1 и 2, контролируемый объект 3, вентили 4 и 5, элемент 6 сравнени , два делител 7 и 8 напр жени , два компаратора 9 и 10, элемент И-НЕ 11, элемент ИЛИ 12, три блока 13-15 фиксации, элемент ИЛИ-НЕ 16, шины напр жени высокого и низкого логического уровней UH и Ut., перва и втора входные шины Uj и Uo.Блоки 13-15 фиксации содержат элемент 17 задержки, дополнительный элемент ИЛИ 18 и триггер 19. Вентиль 4 вы- полней на элементе И, вентиль 5 выполнен на элементе И с инверсным первым входом на шине Ua.
Контролируемый объект 3 соединен с выходами ключей 1 и 2, которые подключены также к первым входам компараторов 9-10, первые выходы которых соединены с входами элемента 6 сравнени , а вторые выходы - с первыми входами элемента И-НЕ 11 и элемента ИЛИ 12. Вторые входы компараторов 9 и 10 соединены с выходами делителей 7 и 8 напр жени соответственно, входы которых объ единены с входами ключей 1 и 2 и подключены на шины напр жений высокого и низкого логических уровней UH и UL. Управл ющие входы ключей 1 и 2 соединены соответственно с выходами вентилей 4 и 5, соответствующие входы которых попарно объединены и подключены к выходу элемента И-НЕ 16, и первой и второй входным шинам Uj и Ua. Эти шины соединены также: U, - с первым входами блоков 13-15 фиксации Uo, - с вторыми входами элементов И-НЕ 11 и ИЛИ 12, выходы которых подключены соответственно к вторым входам элементов 15 и 14 фиксации , второй вход элемента 13 фиксации соединен с выходом элемента 6 сравнени , а выход элемента 13 фиксации соединен с первым входом элемента И-НЕ 16, второй и третий выходы которого соединены с выходами элементов 14 и 15 фиксации. Выход элемента И-НЕ 16 соединен с вторыми входами вентилей 4 и 5.
Устройство работает следующим образом. В исходном состо нии на шину Us поступает низкий логический уровень, который устанавливает блоки 13-15 фиксации в исходное состо ние, когда на их выходах низкий логический уровень, на выходе вентилей 4 и 5 устанавливаетс низкий логический уровень, обеспечивающий непрово0
д щее состо ние ключей 1 и 2. Устройство при этом имеет высокое выходное сопротивление .
Если вывод контролируемого объекта 3 выполн ет функцию входа, то на шину Us поступает сигнал высокого уровн . При поступлении на шину Ua (фиг. 2) высокого уровн , на выходе вентил 4 устанавливаетс высокий уровень и ключ 1 открываетс , пропуска напр жение UH на вход контролируемого объекта 3 (Uy фиг. 2). В случае поступлени на шину Ua низкого уровн , на выходе вентил 5 устанавливаетс высокий уровень, ключ 2 открываетс , пропуска напр жение Ut на вход контролируемого объекта 3.
Компараторы 9 и 10 по уровн м ,9 и ,l заданными делител ми 7 и 8 напр жени формируют сигналы (соответственно Ufc и Ur фиг. 2), повтор ющие по уровню Ui и и выходной сигнал устройства . Элемент И-НЕ 1 из сигналов, поступающих с щины Ua и компаратора 10, формирует импульс длительностью ta-ti (Ue, фиг. 2), равной задержке между фронтом сигнала шины Ua и фронтом 5 выходного сигнала устройства Ш по уровню U2. Элемент ИЛИ 12 из сигналов щины UQ. и компаратора , 9 формирует импульс длительностью ts-14 (U, фиг. 2), равной задержке между спадом сигнала шины Ua и спадом выходного сигнала уст- 0 ройства Ug по уровню Ui. А элемент 6 сравнени формирует импульсы длительностью ts-12 и te-ts (U, фиг. 2), равной длительности фронта и спада выходного сигнала соответственно.
С выходов элементов И-НЕ 11, ИЛИ 12 и 35 элемента 6 сравнени импульсы поступают соответственно на блоки 15, 14 и 13 фиксации , где сравниваютс по длительности с заданной величиной элемента 17 задержки . Если длительность импульсов больше д заданной величины, то элемент ИЛИ 18 выдел ет разностный импульс низкого уровн , измен ющий состо ние триггера 19, т. е. блок фиксации регистрирует это превышение длительности.
В блоке 13 фиксации задаетс величи- 45 на задержки 17 элемента, равна максимально допустимой длительности фронта или спада выходного сигнала устройства при исправной выходной цепи и входной цепи контролируемого объекта 3. В блоке 14 фиксации задаетс величина задержки элемен- 50 та 17, равна максимально допустимой задержке между спадом входного и выходного сигнала устройства при исправной выходной цепи контролируемого объекта 3. А в блоке 15 фиксации задаетс величина задержки элемента 17., равна максимально 5 допустимой задержке между фронтом входного и выходного сигнала устройства при исправной выходной цепи контролируемого объекта 3.
Если выходна цепь устройства и входна цепь контролируемого объекта 3 иСправ- ны то поступающие с выходов элементов 6 сравнени , И-НЕ 11 и ИЛИ 12 импульсы по длительности меньше заданной величины задержки элементов 17 блоков 13-15 фик-. сации. Триггеры 19 не измен ют при этом своего состо ни , и устройство работает в обычном режиме.
В том случае, если в выходной цепи устройства или во входной цепи контролируемого объекта 3 есть короткое замыкание на общую щину, компараторами 9 и 10 импульсы не формируютс , а на выходе элемента И-НЕ 11 формируютс импульсы больщой длительности (заштрихованна часть Uc фиг. 2), которые превышают длительность, заданную элементом 17 задержки , и на выходе блока 15 фиксации по истечении времени ts-ti устанавливаетс высокий логический уровень, который через элемент ИЛ И-НЕ 16 поступает на третьи входы вентилей 4 и 5, вызыва по вление на их выходе низких логических уровней , выключающих ключи 1 и 2.
При наличии короткого замыкани в выходной цепи устройства или во входной цепи контролируемого объекта 3 на шину питани , на выходе компараторов 9 и 10 импульсы не формируютс , на выходе элемента ИЛИ 12 формируютс импульсы большой длительности (заштрихованна часть, и ж фиг. 2), на выходе блока 14 фиксации по истечении времени ts-14 устанавливаетс высокий логический уровень, который аналогичным образом выключает ключи 1 и 2.
Если же в выходной цепи устройства нет короткого замыкани , но сопротивление нагрузки относительно общей шины меньще допустимого (см. Us фиг. 2, выходной импульс в течение времени 12-te, показанный штриховой линией), то на выходе компаратора 9 импульсы не формируютс , а на выходе элемента 6 совпадени формируетс большой импульс (заштрихованна часть Uft фиг. 2) в течение времени , который регистрируетс через врем 1з-ti блоком 13 фиксации, на выходе которого устанавливаетс высокий логический уровень, который аналогичным образом выключает ключи 1 и 2.
При перегрузке выходной цепи устройства относительно шины питани (см. U фиг. 2, пауза между импульсами показана штриховой линией) на выходе компаратора 10 импульсы не формируютс , а на выходе элемента 6 сравнени формируетс большой импульс (заштрихованна часть Ufl. фиг. 2 в течение времени ), который регистрируетс через врем U-is блоком 13 фиксации, на выходе которого устанавливаетс высокий логический уровень который аналогичным образом выключает ключи 1 и 2.
Анализиру информацию на выходах блоков 13-15 фиксации, можно четко определить причину, вызвавшую включение защиты . Дл перевода устройства в исход- ное состо ние на шину Us необходимо подать кратковременно низкий логический уровень, устанавливающий триггер 19 блоков 13-15 фиксации в исходное состо ние.
Устройство можно использовать дл проверки соответстви выходной информации контролируемого объекта 3 эталонной, при этом на шину Уз подаетс низкий логический уровень а на шину и - эталонный сигнал, а в блоках 13-15 фиксации программируетс соответствующа 5 величина задержки элементов 17 и выходна информаци о браке снимаетс с выходов блоков фиксации.
Claims (2)
- Формула изобретени 1. Выходное устройство тестера, содер-, г, жащее два ключа, выходы которых соеди- нены с клеммами дл подключени объекта контрол , а первые входы соединены соответственно с шинами высокого и низкого логических уровней, два вентил , первые и вторые входы которых подключе- 25 ны к первой и второй входным щинам, а выходы соединены с вторыми входами первого и второго ключей, элемент сравнени , отличающеес тем, что, с целью повышени информативности контрол при .,,, ,,/, п нргп введены30использовании устройства, в него введены два делител напр жени , два компаратора , элемент И-НЕ, элемент ИЛИ, элемент ИЛИ-НЕ, три блока фиксации, выход элемента ИЛИ-НЕ соединен с третьими входами первого и второго вентилей, входы элемента ИЛИ-НЕ подключены к выхо- 35 дам соответствующих элементов фиксации, первые входы первого и второго компараторов через первый и второй делители напр жени соединены с шинами высокого и низкого логических уровней соот- 40 ветственно, вторые входы компараторов подключены соответственно к выходам первого и второго ключей, первые выходы компараторов соединены с входами элемента сравнени , выход которого соединен с первым входом первого блока фиксации, 45 второй вход первого блока фиксации соединен с первой входной шиной и вторыми входами второго и третьего блоков фиксации , первые входы которых соединены соответственно с выходами элемента ИЛИ и элемента И-НЕ, причем второй выход пер- 50вого компаратора соединен с первым входом элемента ИЛИ, второй вход которого соединен с второй входной шиной и первым входом элемента И-НЕ, второй вход которого соединен с вторым выходом второ- сс го компаратора.
- 2. Устройство по п. 1, отличающеес тем, что каждый блок фиксации содержит элемент задержки, элемент ИЛИ, триггер.-71597794gвыход которого соединен с выходом блокарой вход непосредственно соединены сфиксации, первый вход триггера подсоеди-первым входом блока фиксации, второййен к выходу элемента ИЛИ, первый входвход которого соединен с вторым входомкоторого через элемент задержки, а вто-триггера.i; 2ifjt i sUФиг.2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884478491A SU1597794A1 (ru) | 1988-08-17 | 1988-08-17 | Выходное устройство тестера |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884478491A SU1597794A1 (ru) | 1988-08-17 | 1988-08-17 | Выходное устройство тестера |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1597794A1 true SU1597794A1 (ru) | 1990-10-07 |
Family
ID=21397470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884478491A SU1597794A1 (ru) | 1988-08-17 | 1988-08-17 | Выходное устройство тестера |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1597794A1 (ru) |
-
1988
- 1988-08-17 SU SU884478491A patent/SU1597794A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 651274, кл. G 01 R 31/00, 1978. Патент US № 3935476, кл. G 01 R 31/00, 1977. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3614608A (en) | Random number statistical logic test system | |
EP0241616B1 (en) | Method and apparatus for triggering | |
US4875209A (en) | Transient and intermittent fault insertion | |
US5146161A (en) | Integrated circuit test system | |
US4542505A (en) | Adjustable system for skew comparison of digital signals | |
JPH0782042B2 (ja) | 非安定データ認識回路 | |
US4791312A (en) | Programmable level shifting interface device | |
SU1597794A1 (ru) | Выходное устройство тестера | |
US5717352A (en) | Wave formatter circuit for semiconductor test system | |
US4370619A (en) | Phase comparison circuit arrangement | |
SU1582142A1 (ru) | Устройство дл контрол амплитуды импульсной последовательности | |
RU2022455C1 (ru) | Формирователь последовательности временных интервалов и пауз между ними | |
SU993168A1 (ru) | Устройство дл контрол логических узлов | |
SU1584097A1 (ru) | Устройство дл контрол очередности поступлени импульсов в N последовательност х | |
RU2024906C1 (ru) | Устройство для допускового контроля временных интервалов | |
SU1312534A2 (ru) | Устройство дл контрол и диагностики логических блоков | |
SU1762279A1 (ru) | Устройство дл определени рассто ни до места повреждени кабельных линий электропередач | |
SU999160A1 (ru) | Коммутатор исполнительного тиристорного усилител | |
SU815653A1 (ru) | Импульсный генератор | |
SU651351A1 (ru) | Устройство дл контрол логических блоков | |
SU1411931A2 (ru) | Мультивибратор | |
SU1458984A1 (ru) | Устройство дл автоматического определени ориентации микросхем | |
SU1262430A1 (ru) | Устройство дл испытани электронных логических схем | |
SU1043668A1 (ru) | Устройство дл контрол счетчиков импульсов | |
SU1531100A1 (ru) | Устройство дл контрол радиоэлектронных блоков |