SU1596478A1 - Устройство дл приема и передачи данных - Google Patents

Abstract

Изобретение относитс  к электросв зи и может быть использовано в локальных вычислительных сет х. Цель изобретени  - повышение быстродействи . Устройство содержит на каждой станции приемник 1, регистр 2 моноканала, дешифратор 3, компаратор 4, элементы И 5,6,28 и 29, счетчик 7 импульсов, селектор 8 адреса, селектор 9 квитанции, блок 10 проверки ошибоки, датчик 11 сигнала квитанции, приемный блок 12 буферной пам ти, ключ 13, инверторы 14 и 23, формирователь 15 управл ющих сигналов, элементы ИЛИ 16,17,26 и 27, мультиплексоры 18 и 19, передатчик 20, таймеры 21,24 и 25 и передающий блок 22 буферной пам ти. В режиме приема межмоноканального сообщени  селектор 8 анализирует принадлежность передавемого сообщени  данной станции приемнику информации. При установлении принадлежности передаваемого сообщени  данной станции на его выходе устанавливаетс  уровень "1", в противном случае "0". В режиме передачи внутримоноканального сообщени  при заполнении блока 22 с его выхода поступает сигнал запроса передачи на первые входы таймеров 21 и 25. Записанна  в блок 22 информаци  через мультиплексор 18 поступает на входы формировател  15 и передатчика 20. Формирователь 15 формирует сигнал, разрешающий работу передатчика 20. Количество повторных передач  вл етс  системным параметром. Если в течение установленного таймером 21 промежутка времени поступает квитанци , то на выходе селектора 9 по вл етс  уровень "1", который производит сброс таймеров 21 и 25, т.е. становитс  возможным передача следующего сообщени . 2 ил.

Description

тор 9 книтанцин, блок 10 проверки ошибки, датчик 11 сигнала квитанции, приемный блок 12 буферной пам ти, ключ 13,инверторы 14 и 23, формирователь 15 управл ющих сигналов, элементы ИЛИ 16,17,26 и 27, мультиплексоры 18 и 19, передатчик 20, таймеры 21, 24 и 25 и передающий блок буферной пам т В режиме приема межмоноканального сообщени  селектор 8 анализирует принадлежность передаваемого сообщени  данной станции приемнику информации. При установлении принадлежности передаваемого сообщени  данной станции на его выходе устанавливаетс  уровень 1, в противном случае О. В режиме передачи внутримоноканального сообщени  при заполнении блока 2.2. с его выхода поступает сигнал запроса передачи на первые входы таймеров 21 и 25. Записанна  в блок 22 информци  через мультиплексор 18 поступает на входы формировател  15 и передатчика 20. Формирователь 15 формирует сигнал, разрешающий работу передатчика 20. Количество повторных передач  вл етс  системным параметром. Если в течение установленного T.apiмером 21 промежутка времени поступает квитанци , то на выходе селектора 9 по вл етс  уровень 1, который производит сброс таймеров 21 и 25, т.е. становитс  возможным передача следующего сообщени . 2 ил.

Claims (3)

1. Изобретение относитс  к электросв зи и может быть использовано в ло кальных вычислительных сет х. Цель изобретени  - повьшгение быстродействи . На фиг.1 изображена структурна  электрическа  схема предложенного устройства; на фиг.2 - структурна  электрическа  схема логического блока ., Устройство дл  приема и передачи данных содержит на каждой станции приемник 1, регистр 2 моноканала, дешифратор 3, комапаратор 4,первый 5 и второй 6 элементы И, счетчик 7, импульсовJ селектор 8 адреса, селектор 9 квитанции, блок 10 проверки .ошибки, . датчик 11 сигнала квитанции приемный блок 12 буферной пам ти, ключ 13, первый инвертор 14, формиро ватель 15 управл ющих сигналов, первый 16 и второй 17 элементы ИЛИ, пер вый 18 и второй 19 мультиплексоры, передатчик 20, первый таймер 21, передающий блок 22 буферной пам ти, второй инвертор 23, второй 24 и третий 25 таймеры, третий 26 и четвертый 27 элементы ИЛИ, третий 28 и чет вертый 29 элементы И. Логический блок содержит первый 30 и второй 31 детекторы, генератор 32 импульсов, триггер 33, первый 34 и второй 33 инверторы, элемент И 36 и элемент ИЛИ 37. Устройство работает следующим образом . Существует четыре режима работы: режим приема внутримоноканального сообщени , режим приема межмоноканального сообщени , режим передачи внутримоноканального сообщени , режим передачи межмоноканального сообщени  . Режим приема внутримоноканального сообщени . Рассмотрим моноканал 1. Сообщение из моноканала поступает на выход приемника 1, откуда следует на информационные входы регистра 2, селекторов 8 и 9, блока 10 проверки ошибки, приемного блока 12 буферной пам ти.. Одновременно с этим с выхода приемника.1 на синхровходы селекторов 8 и 9, блока 10 проверки ошибки, счетный первый вход счетчика 7 по- , ступают синхроимпульсы. При поступлении на первый вход счетчика 7 числа импульсов, соответствующих позиции номера моноканала-приемника информации , на его первом выходе по вл етс  сигнал, записывающий номер моноканала-приемника в регистр
2. 2. Код номера моноканала-приемника поступает на информационный вход дешифратора 3 и компаратора 4. Дешифратор 3 анализирует возможность достижени  передаваемым сообщением моноканала-приемника инфомации. При установлении достижимости на выходе дешифратора 3 по вл етс  уровень 1, в противном случае О. Компаратор 4 анализирует принадлежность передаваемого сообщени  данном моноканалу (моноканалу i). При установлении соответстви  передаваемого сообщени  данному моноканалу на его выходе устанавливаетс  уровень О, в противном случае 1. Селектор 8 адреса анализирует принадлежность передаваемого сообщени  данной станции приемнику информации. При установлении принадлежности передаваемого сообщени  дан ной станции на его выходе устанавливаетс  уровень 1, в противном случае О. Приемный блок 12 буферной пам ти в соответствии с поступающими синхроимпульсами запоминает передаваемое информационное сообщение, а блок 10 проверки анализирует наличие в нем ошибок, Если в передаваемом пакете нет ошибок, то на ее выхо де по вл етс  уровень 1, в противном случае О, В данном режиме на выходе дешифратора 3 по вл етс  уровень 1, на выходе компаратора 4 уровень О. Тогда на выходе инверто ра 23 устанавливаетс  уровень 1, который через элемент ИЛИ 26 поступает на четвертый элемент И 6, При нахождении на выходе селектора 8 уро н  1, т.е. принадлежности сообщени  данному абоненту, на выходе элемента ИЛИ 16 по вл етс  уровень 1, который в случае нахождени  на выходе блока 10 проверки уровн  1 через элемент И 6 ра-зрешает перезапись информационного сообщени  через ключ 13 (на управл ющий вход которого поступил сигнал уровн  1) на пе вый информационный выход устройства. Одновременно с этим уровень измен ет направление передачи мультиплексора 18 на первый вход-выход и через элемент ИЛИ 17 в формирователь 15 управл ющих сигналов поступает сигнал разрешени  работы. С выхода датчика 11 сигнала квитанции информаци  через мультиплексор 18 подаётс  на вход формировател  15 управл ющих сигналов. При этом на выходе детектора-30 устанавливаетс  уровень О, генератор 32 формирует сигнал 1, длитель ность которого соответствует длине передаваемого в канале сообщени . Последний фронт сигнала с выхода генератора 32 через элемент И 36 устанавливает триггер 33 в 1, разреша  работу перехватчика 20. Передаваема  информаци  через передатчик 20 посту 1 пает в моноканал. По истечении времени передачи сообщени  генератор 3Zустанавливаетс  в состо ние- О и производит сброс счетчика 7. Режим приема межмоноканального сообщени . Поступление сообщени  на входы приемника 1, регистра 2, селекторов 8 и 9, блока 10 проверки ошибки, приемного блока 12 буферной пам ти аналогично режиму приема внутримоноканального сообщени . При приеме сообщени , адресованного удаленному моноканалу , код последнего поступает на вход компаратора 4, на выходе которого устанавливаетс  уровень 1, и на вход дешифратора
3. 3. При установлении достижимости удаленного моноканалаприемника информации с выхода дешифратора 3 производитс  запуск таймера 24 на врем  задержки вьщачи квитанции подтверждени , гарантирующее отсутствие конфликтов при ее передаче . По истечении этого времени на выходе таймера 24 по вл етс  уровень 1, который поступил через второй вход элемента ИЛИ 26 (на первом входе которого уровень О) на четвертый вход элемента И 6. Поступающий уровень 1 через элемент ИЛИ 16 поступает на третий вход элемента И 6 и в случае отсутстви  ошибок, т.е. нахождении уровн  1 на выходе блока 10 проверки ошибки, разрешает перезапись из буфера 12 через мультиплексор 19, направление которого было изменено на второй вход-выход, в передающий буфер 22 другой станции моноканала j.Сообщение из блока 22 моноканала 1 затем передаетс  через моноканал j адресату. В случае поступлени  квитанции на переданное сообщение по моноканалу j во врем  счета таймера 24 на пр мом выходе селектора 9 по вл етс  уровень 1, который производит сброс таймера 24 и квитанци  подтверждени  данным мостом не будет передана, а также не произойдет перезапись из буфера 12 ,в блок 22 другой станции, так как сигнал уровн  О не даст соответствующего разрешени . Это же произойдет и в случае недостижимости удаленного моноканала приемника, так как на вьгкоде элемента ИЛИ 26 находитс  уровень О. Режим передачи внутримоноканального сообщени . 715 При заполнении блока 22 с его выхода поступает сигнал запроса передачи на первые входы таймеров 21 и 25, а также через элемент ИЛИ 17 на третий вход логического блока 15. Записанна  в блок 22 информаци  через мультиплексор 18 поступает на входы логического блока 15 и передатчика |20.. В формиро)ателе 15 управл ющих сигналов детекторы 30 и 31 устанавливаютс  в О и производитс  запуск генератора 32, который формирует сигнал , передний фронт сигнала с выхода генератора 32 через элемент И 3 на других входах которого находитс  уровень 1, устанавливает триггер 33 в 1, тем самым формиру  сигнал разрешени  работы передатчика 20, В случае, если в это врем  передаетс  информаци  по моноканалу, то она производит установку детектора 31 и сигнал 1 на его выходе запрещает установку триггера 33, Сигнал разрешени  передачи разрешает выдачу ин формации передатчиком 20 в моноканал Поступивший на входы таймеров 21 и 25 сигнал запроса передачи включае их на врем , в течение которого долж на поступать квитанци  на переданное сообщение при внутри- и межмоноканал ной передаче соответственно. Если в установленное врем  квитанци  не поступит , то на выходе таймера 21 по витс  сигнал 1, бдиовременно с .. этим присходит прием устройством передающего сообщени , В данном режиме на выходе компаратора 4 устанавливаетс  уровень О, а на выходе ий зертора 23 - уровень 1, Последний через элемент И 28 (после отработки таймера 21) через элемент ИЛИ 27 пос , тупает на вход блока 22, устанавлива  переданное сообщение в исходное с ( сто ние и сообщение повторно передаетс  в канал. Количество повторных передач  вл етс  системным параметро Если в течение установленного таймером 21 промежутка времени поступает квитанци , то на пр мом выходе селек тора 9 по вл етс  уровень 1,,который производит сброс таймеров 20 и 25, т,е. становитс  возможной передача следующего сообщени . Режим передачи межмоноканального сообщени . Функционирование формировател  15 управл ющих сигналов аналогично ре8 жиму передачи внутрнмоноканального сообщени . Поступивший с блока 22 сигнал запускает таймер 25 на врем , в течение которого должна поступить квитанци  на переданное сообщение в данном режгтме. Предающеес  сообщение принимаетс  устройством. На выходе компаратора А устанавливаетс  уро1 , который после конца счета вень 1, который таймера 25 при непоступлении квитанции через элемент И 29 через элемент ИЛИ 27 поступает на вход блока 22, устанавлива  переданное сообщение в исходное состо ние 5 и сообщение повторно передаетс  в канал. Количество повторных передач  вл етс  системным параметром. Если в течение установленного таймером 25 промеж тка времени поступает квитанци , то на пр мом выходе селектора 9 по вл етс  уровень 1, который производит сброс таймеров 21 и 25, т.е. становитс  возможной передача следующего сообщени . Работа части устройства, функционирующей в моноканале j, аналогична вьш1ерассмотренной. Эффективность изобретени  заключаетс  в уменьшении времени межмоно- канальных передач, выражающ1- хс  в возможности использовани  неограниченного числа мостов, св зывающих любые моноканалы, что приводит к увеличению быстродействи  устройства. Формула изобретени  Устройство дл  приема и передачи дгчных, содержащее на каждой станции приемник, информационный выход которого соединен с первым входом формировател  управл ющих сигналов, первьм входом регистра моноканала. входом селектора адреса, первым входом селектора квитанции с первым входом блока проверки ошибок и первым входом приемного блока буферной пам ти,/второй вход которого подключен к синхронизирующему выходу приемника, второму входу блока проверки ошибок, второму входу селектора квитанции, втором входу селектора адреса и первому входу первого элемента И, выход которого соединен с первым входом счетчика, пр мой выход которого соединен с вторым входом регистра моноканала, выход которого соединен с входом дешифратора и с первым входом компаратора, выход которого соединен с первым входом первого элемента ИЛИ, с входом первого инвертора : и первым входом второго мультиплексора, второй вход которого подключен к выходу приемника блока буферной пам ти и первому входу ключа, второй вход которого подключен к выходу первого ин зертора, датчик сигнала квитанции, выход которого соединен с первым входом первого мультиплексора , выход которого соединен с вторы. I входом формировател  управ (П ющих сигналов и первым входом передатчика, второй вход которого подключен к первому выходу формировател  управл ющих сигналов, третий вход которого подключен к выходу втог рого элемента ИЛИ, первый вход которого соединен с третьим входом примного блока буферной пам ти, с выходом второго элемента И и третьим входом первого мультиплексора, второй вход которого соединен с первьм выходом передающего блока буферной пам ти , второй выход которого соединен с вторым входом второго элемента ИЛИ и первым входом первого таймера, второй вход которого подключен к пр мому выходу селектора квитанции, инверсный вькод которого соединен с первым входом второго элемента И, второй вход которого подключен с выходу первого элемента ИЛИ, второй вход которого подключен к выходу селектора адреса, при этом второй выход формировател  управл ющих сигналов соединен с вторым входом счетчика , инверсный выход которого соединен с вторым входом первого элемента И, выход блока проверки ошибок соединен с третьим входом второго элемента И, вход приемника и выход передатчика подключены к моноканалу, а / выход ключа и выход второго, мультиплексора  вл ютс  информационными выходами устройства, информационными входами которого  вл ютс  третий вход второго мультиплексора и первый вход передающего блока буферной пам ти, второй вход первого компаратора  вл етс  опорным входом устройства , отличающеес  тем, что, с целью повышени  быстродействи , введены второй и третий таймеры, третий и четвертый элементы ИЛИ, третий и четвертый элементы И и второй инвертор, выход которого соединен с первым входом третьего элемента И и с первым входом третьего.элемента ИЛИ, второй вход которого подключен к выходу второго таймера, первый вход которого подключен к пр мому выходу селектора квитанции и первому входу третьего таймера, второй вход которого соединен с первым входом первого таймера, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, первый вход которого соединенс выходом компаратора и входом второго инвертора , при этом выход дешифратора соединен с вторым входом второго таймера , выход третьего элемента ИЛИ подк.пючен к четвертому входу второго элемента И, выход третьего тг.ймера соединен с вторым входом четвертого элемента И, а выход четвертого элемента ИЛИ подключен к второму входу переключающего блока буферной пам ти.

   J

   f

   t

   b-S

   Ж Ж

   Cvsl

   J

   g

   r