SU1587640A1 - Device for convolution of binary code to module code - Google Patents
Device for convolution of binary code to module code Download PDFInfo
- Publication number
- SU1587640A1 SU1587640A1 SU884445294A SU4445294A SU1587640A1 SU 1587640 A1 SU1587640 A1 SU 1587640A1 SU 884445294 A SU884445294 A SU 884445294A SU 4445294 A SU4445294 A SU 4445294A SU 1587640 A1 SU1587640 A1 SU 1587640A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- code
- inputs
- zero
- binary
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в системе предотвращени от ошибок двоичной информации при ее передаче, обработке и хранении. Целью изобретени вл етс расширение области применени за счет формировани дл нулевого двоичного кода модульного кода, отличного от нул . Устройство дл свертки двоичного кода в код по модулю содержит группу входов 1 устройства, выход 2 устройства, схему 3 сравнени с константой, блок 4 группового суммировани по модулю, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими св з ми. 1 табл., 2 ил.The invention relates to computing and can be used in a binary error prevention system during its transmission, processing and storage. The aim of the invention is to expand the field of application by forming a modular code other than zero for a zero binary code. A device for convolving a binary code into a code modulo contains a group of inputs 1 of a device, an output 2 of a device, a comparison circuit 3 with a constant, a unit 4 for group modulo together, a group of EXCLUSIVE OR elements with corresponding links. 1 tab., 2 Il.
Description
елate
0000
Oi 4ibOi 4ib
Фиг.11
Изобретение относитс к автомати- ке: и вычислительной технике и может бъАгъ использовано в системе предот- вр1ащени от ошибок двоичной информации при ее передаче, обработке и хранении ,The invention relates to automation: and computing technology and can be used in a system for preventing from errors of binary information during its transmission, processing and storage,
Целью изобретени вл етс расширение области применени за счет формировани дл нулевого двоичного кора модульного кода, отличного от ну|л . The aim of the invention is to expand the field of application by forming a modular code for a null binary core that is not null l.
i На. фиг.1 представлена схема устройства дл свертки двоичного кода в код по модулю; на.фиг.2 - схема блЬка группового суммировани по модулю .i On. FIG. 1 is a diagram of a device for convolving a binary code into a modular code; Fig. 2 is a block diagram of group summation by module.
I Устройство (фиг.1) содержит группу входов I устройства, выход 2 уст- ро;йства, схему 3 сравнени с кон- сфнтой, блок 4 группового суммирова- ни{ по модулю, группу элементов ИС- К ОЧАЮЩЕЕ ИЛИ 5. I The device (Fig. 1) contains a group of inputs I of the device, an output 2 of the device, a comparison circuit 3 with a confidential unit 4 of group summing {modulo, a group of elements of the IS-C SHARING OR 5.
Блок 4 группового суммировани по модулю (фиг,2) содержит группы 6.1- 6.1k сумматоров 7. 1-7.г (, m n .The unit 4 of group summation modulo (FIG. 2) contains groups 6.1 - 6.1k of adders 7. 1-7.g (, m n.
значение модул , г г 1 , n - разр дHoicTb группы входов 1 устройства),, вь|ходы 8.1-8.k разр дов выхода блока 4 группового суммировани по мо- ду|лю. Причем первый вход сумматора 7,ii () группы 6.j (j l-k) соеди- най с выходом суммы сумматора 7.(1-1)the value of the module, g g 1, n is the bit dHoicTb of the group of inputs 1 of the device), wins | turns 8.1-8.k of the output bits of block 4 of the group summation by mod. Moreover, the first input of the adder 7, ii () of the group 6.j (j l-k) is connected with the output of the sum of the adder 7. (1-1)
быть реализована посредством элемента .be implemented through the element.
Устройство работает следующим обс разом.The device works as follows.
Сумматоры 7 групп по информации группы входов 1 вычисл ют значени разр дов пров ерочной части кодового слова. Схема 3 сравнени с константойThe adders of the 7 groups, using the information of the group of inputs 1, calculate the bit values of the check part of the code word. Scheme 3 Comparison with Constant
10 анализирует информационную часть слова . В случае н улевой комбинации она формирует единичный сигнал, в результате элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 5 измен ют нулевые значени сформирован15 ных сумматорами 7 сигналов на противоположные , обеспечива , выдачу единичных сигналов ) на выход 2. В противном случае схема 3 сравнени с константой формирует нулевой сигнал.10 analyzes the information part of the word. In the case of a null combination, it generates a single signal, as a result, the EXCLUSIVE OR 5 elements change the zero values of the signals generated by the adders 7 to the opposite ones, providing single signals) to output 2. Otherwise, the comparison circuit 3 with the constant generates a zero signal.
20 Сформированные сумматорами 7 сигналы проверочной части через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 5 -без изменени поступают на выход 2. .20 The signals generated by the adders 7 through the elements EXCLUSIVE OR 5, without change, arrive at output 2..
Конкретный вариант устройства иThe specific version of the device and
25 его работу рассмотрим на примере формировани кодовых слов кода при разр дности информационной части и модуле . В этом случае устройство имеет стуктуру, представленную25 we consider its work on the example of the formation of code words of a code when the information part and the module are large. In this case, the device has a structure represented by
20 на фиг.1 и 2, без учета разрывов в св з х (последний вход 1 группы отсутствует). Работа устройства в этом случае описываетс данными таблицы , в которой представлены коды20 in Figures 1 and 2, without taking into account discontinuities in connection with x (the last input of group 1 is absent) The operation of the device in this case is described by the data of the table in which the codes are presented.
той же группы, второй вход суммато- двоичных сигналов на выходах узловthe same group, the second input summabino signals at the outputs of the nodes
ра 7.1 группы 6.J соединен с выходомустройства. переноса сумматора 7.(Г-) группыPa 7.1 group 6.J connected to the output device. the transfer of the adder 7. (D-) group
6.(j-l), третий вход сумматора 7.1 Таким образом, устройство фррмиру (1 2-г-1) группы 6.J соединен с вхо-ет модульный код, проверочна часть6. (j-l), the third input of the adder 7.1. Thus, the device to the frmiru (1 2-g-1) of the group 6.J is connected to the input modular code, the test part
дом j-ro разр да (1+2)-го входа 1 дОкодовых слов которого принимает знагруппы , третий вход сумматора 7.г .чени из множества 1,,..,т. При этомthe house of the j-ro bit of the (1 + 2) -th input of 1 d-code words of which is taken by the sign groups, the third input of the adder of the 7.g. from the set 1 ,, .., t. Wherein
группы 6.J соединен с выходом перено-нулевому двоичному слову соответстса сумматора 7.г группы 6. (j-1), вхо-вует проверочна часть . Последды сумматора 7.1 группы 6.J соеди;не-нее обсто тельство позвол ет обнару- ны соответственно с входами j-x раз- дЗ живать характерные катастрофическиеgroup 6.J is connected to the output of the pass-zero binary word according to the adder of group 7 of group 6. (j-1), the test part is included. The sequences of the adder 7.1 of the group 6.J connect, and the circumstance allows detecting, respectively, with the inputs j-x, the characteristic catastrophic
р дов первого, второго и третьегоошибки, привод щие к трансформацииa series of first, second, and third errors leading to transformation
кодового слова в нулевое двоичное слово.code word to zero binary word.
входов 1 группы, выходы суммы сумматоров 7.г вл ютс выходами 8.г соответствующих разр дов выхода блока 4inputs of group 1, outputs of the sum of adders 7.d are outputs 8.d of the corresponding output bits of block 4
группового суммировани по модулю. group sum modulo.
Блок 4 группового суммировани по модулю осуществл ет формирование сигналов проверочной части р кодового слова, вычисл емой как остаток от делени числа информационной части по модулю (1 - положительное целое ) .The unit 4 of group summation modulo generates the signals of the test part p of the code word calculated as the remainder of dividing the number of the information part modulo (1 is a positive integer).
Схема 3 сравнени с константой вц- полн ет сравнение с нулем и можетScheme 3 Comparison with constant translates into comparison with zero and can
ошибки, привод щие к трансформацииtransformation errors
кодового слова в нулевое двоичное слово.code word to zero binary word.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884445294A SU1587640A1 (en) | 1988-06-22 | 1988-06-22 | Device for convolution of binary code to module code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884445294A SU1587640A1 (en) | 1988-06-22 | 1988-06-22 | Device for convolution of binary code to module code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1587640A1 true SU1587640A1 (en) | 1990-08-23 |
Family
ID=21383310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884445294A SU1587640A1 (en) | 1988-06-22 | 1988-06-22 | Device for convolution of binary code to module code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1587640A1 (en) |
-
1988
- 1988-06-22 SU SU884445294A patent/SU1587640A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1425678, кл. G 06 F 11/10, 1987. Авторское свидетельство СССР № 1425845, кл. Н 03 М 7/12, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3938087A (en) | High speed binary comparator | |
RU161373U1 (en) | CONTROLLED STORAGE AND TRANSMISSION DEVICE | |
SU1587640A1 (en) | Device for convolution of binary code to module code | |
US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
RU76479U1 (en) | MEMORY DEVICE WITH DUAL ERROR DETECTION | |
RU1774502C (en) | Redundancy code checking device | |
SU1238073A1 (en) | Adder with check | |
SU1224803A1 (en) | Device for comparing numbers in residual class system | |
SU1662009A1 (en) | Device for checking fibonacci two-code | |
SU1552172A1 (en) | Device for hunting numbers in given range | |
SU1478218A1 (en) | Data check unit | |
SU1425845A1 (en) | Device for convolution of binry code to modulo k code | |
SU1203602A1 (en) | Storage | |
SU1008728A1 (en) | Device for reducing fibonacci 1-code to normal form | |
SU1689945A2 (en) | A serial adder | |
SU983711A1 (en) | Device for checking five-bit code | |
SU1425676A1 (en) | Device for checking parallel binary code by modulo k | |
RU2610264C1 (en) | Fault-tolerant memory unit | |
SU1322286A1 (en) | Device for modulo two checking and restoring of information | |
SU824200A1 (en) | Adding device | |
SU1476614A1 (en) | Binary code converter | |
SU1068942A1 (en) | Device for checking binary information in berger codes | |
RU2040040C1 (en) | Device for majority signal selection | |
SU1478340A1 (en) | Fibonacci p-code check unit | |
SU1615724A1 (en) | Device for parity check of binary code |