RU161373U1 - CONTROLLED STORAGE AND TRANSMISSION DEVICE - Google Patents

CONTROLLED STORAGE AND TRANSMISSION DEVICE Download PDF

Info

Publication number
RU161373U1
RU161373U1 RU2015153861/08U RU2015153861U RU161373U1 RU 161373 U1 RU161373 U1 RU 161373U1 RU 2015153861/08 U RU2015153861/08 U RU 2015153861/08U RU 2015153861 U RU2015153861 U RU 2015153861U RU 161373 U1 RU161373 U1 RU 161373U1
Authority
RU
Russia
Prior art keywords
input
inputs
output
block
outputs
Prior art date
Application number
RU2015153861/08U
Other languages
Russian (ru)
Inventor
Андрей Сергеевич Бутранов
Дмитрий Денисович Иванов
Владимир Львович Лебедев
Александр Алексеевич Павлов
Николай Иванович Плис
Алексей Николаевич Царьков
Original Assignee
Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Межрегиональное общественное учреждение "Институт инженерной физики" filed Critical Межрегиональное общественное учреждение "Институт инженерной физики"
Priority to RU2015153861/08U priority Critical patent/RU161373U1/en
Application granted granted Critical
Publication of RU161373U1 publication Critical patent/RU161373U1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5606—Error catch memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

Контролируемое устройство хранения и передачи информации, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов rи r, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r, r, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы и вход синхронизации подключены соответственно к первому, второму, третьему, четвертому пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход rвходного блока кодирования и третий выход rвыходного блока кодирования, третий выход rвходного блока кодирования подключен A controlled device for storing and transmitting information containing a memory node, an input coding unit that generates the values of the control bits r and r, an output coding unit that generates the values of the control check bits r, r, an error detection unit, a block of OR elements, a block of AND elements, an AND element, input of setting the device to zero, recording input, reading input, address inputs, synchronization input, information outputs, signal output when an error occurs, setting input to zero, recording input, input from reading, address inputs, information inputs and synchronization input are connected respectively to the first, second, third, fourth fifth inputs of the memory node, information inputs are connected to the sixth inputs of the memory node and to the inputs of the input coding block, the outputs of which are connected to the seventh inputs of the memory node the outputs of the memory node are connected to the inputs of the output coding block and to the first inputs of the block of elements AND, the outputs of the output coding block are connected to the first inputs of the block detecting errors, the second inputs are They are connected to the output of the control bits of the memory node, and the outputs are connected to the inputs of the block of OR elements, the output of which is connected to the first input of the AND element, the second input of the block of AND elements and the second input of the AND element are connected to the synchronization input, the outputs of the first block of AND elements are information outputs device, the output of the element And is the output of the signal "Error", characterized in that it further comprises a third output of the input coding unit and a third output of the output coding unit, the third output of the input unit encoding connected

Description

Полезная модель "Контролируемое устройство хранения и передачи информации" относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы, устройств хранения и передачи информации.The utility model "Controlled storage and transmission of information" refers to computer technology and can be used to increase the reliability of the operation of storage devices and information transfer.

Известно устройство памяти с контролем на четность [1], содержащее узел памяти, входной блок формирования дополнительного разряда проверки на четность, выходной блок формирования дополнительного разряда проверки на четность, элемент неравнозначности, информационные входы устройства подключены к узлу памяти и к входам входного блока формирования дополнительного разряда проверки на четность, выходы узла памяти являются информационными выходами устройства и подключены к входам выходного блока формирования дополнительного разряда проверки на четность, выход которого подключен к первому входу элемента неравнозначности, второй вход элемента неравнозначности соединен с выходом входного блок формирования дополнительного разряда проверки на четность, и с его выхода снимается сигнал при возникновении ошибки.A memory device with a parity check [1] is known, comprising a memory node, an input unit for generating an additional parity check bit, an output unit for generating an additional parity check bit, an ambiguity element, information inputs of the device are connected to the memory node and to the inputs of the input additional generating unit parity check, the outputs of the memory node are the information outputs of the device and are connected to the inputs of the output block of the formation of an additional discharge A parity check, the output of which is connected to the first input of the disambiguation element, the second input of the disambiguation element is connected to the output of the input unit for generating an additional parity check digit, and a signal is removed from its output when an error occurs.

Недостатком устройства является низкая достоверность функционирования устройства, так как обнаруживаются только одиночные (нечетные) ошибки, т.е. обнаруживается 50% возможных ошибок.The disadvantage of this device is the low reliability of the device, since only single (odd) errors are detected, i.e. 50% of possible errors are detected.

Наиболее близким по техническому решению является устройство памяти с обнаружением двойных ошибок [2], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом:

Figure 00000002
выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1П, r2П путем сложения по модулю 2 информационных символов x1C, x2C, x3C, y1C, y2C, y3C, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом:
Figure 00000003
блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому и шестому входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка".The closest in technical solution is a memory device with detection of double errors [2], containing a memory node, an input coding unit that generates the values of the control bits r1 and r2 by adding modulo 2 information symbols x1, x2, x3, y1, y2, y3, arriving at the inputs of the input coding block, in accordance with the rule:
Figure 00000002
the output coding block, which forms the values of the test check bits r1 P , r2 P by adding modulo 2 information symbols x1 C , x2 C , x3 C , y1 C , y2 C , y3 C , received at the inputs of the output coding block and obtained by reading information from the information outputs of the memory node in accordance with the rule:
Figure 00000003
error detection block, block of AND elements, element AND, block of OR elements, input to set the device to zero, write input, read input, address inputs, information inputs, synchronization input, information outputs, signal output when an error occurs, input to zero state, write input, read input, address inputs, information inputs, synchronization input are connected respectively to the first, second, third and fourth, fifth and sixth inputs of the memory node, information outputs of the memory node are connected the inputs of the output coding block and to the first inputs of the block of AND elements, the outputs of the output coding block are connected to the first inputs of the error detection block, the second inputs of which are connected to the output of the control bits of the memory node, and the outputs are connected to the inputs of the block of OR elements, the output of which is connected to the first input element And, the second input of the block of elements And and the second input of the element And are connected to the synchronization input, the outputs of the first block of elements And are information outputs of the device, the output of the element And is the output Igna "Error".

Недостатком устройства является низкая обнаруживающая способность двойных ошибок.The disadvantage of this device is the low detecting ability of double errors.

Целью полезной модели является повышение достоверности функционирования устройства за счет обнаружения 100% одиночных ошибок и 99% двойных ошибок при минимальной информационной избыточности.The purpose of the utility model is to increase the reliability of the device by detecting 100% of single errors and 99% of double errors with minimal information redundancy.

Поставленная цель достигается тем, что устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка" отличающееся тем, что дополнительно содержит третий выход r3 первого блока кодирования и третий выход r3p выходного блока кодирования, третий выход r3 первого блока кодирования подключен к восьмому входу узла памяти, третий выход r3p выходного блока 3 кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r3S узла 1 памяти, причем входной блок кодирования, формирует значение контрольного разрядов r1 путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом:

Figure 00000004
значение контрольного разрядов r2 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом:
Figure 00000005
значение контрольного разрядов r3 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом:
Figure 00000006
выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по модулю 2 информационных символов y1p, y2p, y3p, y4p, y5p, y6p, y7p, y8p, y9p, y10p, y11p, y12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом:
Figure 00000007
Figure 00000008
Figure 00000009
блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p, r3p, сформированных на выходах выходного блока 3 кодирования.This goal is achieved in that the device containing the memory node, the input coding unit, which generates the values of the control bits r 1 and r 2 , the output coding unit, which generates the values of the test control bits r 1p , r 2p , error detection unit, block of OR elements, block AND elements, AND element, input of setting the device to zero, recording input, reading input, address inputs, information inputs, synchronization input, signal output when an error occurs, setting input to zero state, recording input, frequency input At the same time, address inputs, information inputs, synchronization input are connected respectively to the first, second, third and fourth, fifth inputs of the memory node, information inputs are connected to the sixth inputs of the memory node and to the inputs of the input encoding device, the outputs of which are connected to the seventh inputs of the memory node, the information outputs of the memory node are connected to the inputs of the output coding block and to the first inputs of the block of elements AND, the outputs of the output coding block are connected to the first inputs of the error detection block, second inputs which is connected to the output of the control bits of the memory node, and the outputs are connected to the inputs of the block of OR elements, the output of which is connected to the first input of the AND element, the second input of the block of AND elements and the second input of the AND element are connected to the synchronization input, the outputs of the first block of AND elements are information outputs device is an output of aND output signal "error" characterized in that it further comprises a third output r 3 of the first encoding unit and the third output r 3p output coding unit, the third output r 3 pervog coding block is connected to an eighth input of the storage unit, the third output r 3p output unit 3, encoding, connected to the third input unit 4 detect an error, the fourth input of which is connected to the third output r 3S assembly 1 memory, wherein the input coding unit generates the control bits r value 1 by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 , arriving at its inputs, into according to the rule:
Figure 00000004
the value of the control bits r 2 - by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 at its inputs, in accordance with the rule:
Figure 00000005
the value of the control bits r 3 - by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 at its inputs, in accordance with the rule:
Figure 00000006
the output coding unit, which forms the values of the test check bits r 1p , r 2p , r 3p , by adding modulo 2 information symbols y 1p , y 2p , y 3p , y 4p , y 5p , y 6p , y 7p , y 8p , y 9p , y 10p , y 11p , y 12p , coming to its inputs when reading information from the information outputs of the memory node, in accordance with the rule:
Figure 00000007
Figure 00000008
Figure 00000009
the error detection unit performs bitwise addition of mod2 values of the control bits r 1S , r 2S and r 3S , read from the second outputs of the memory node 1, respectively, with the values of the control bits r 1p , r 2p , r 3p generated at the outputs of the output coding block 3.

На фиг. 1 представлена блок-схема полезной модели. Контролируемое устройство хранения и передачи информации содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, блок 7 элементов ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 "Ошибка".In FIG. 1 is a block diagram of a utility model. The controlled device for storing and transmitting information contains: memory node 1, input coding block 2, output coding block 3, error detection block 4, block 5 AND elements, element 6 AND, block 7 elements OR, input 8 zeroing, input 9 records, read input 10, address inputs 11, information inputs 12, synchronization input 13, information outputs 14, output 15 "Error".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывании, адресные входы 11, вход 13 синхронизации подключены соответственно к первому, второму, третьему и четвертому пятому входам узла 1 памяти, информационные входы 12 подключены к шестому входу узла 1 памяти и к входам входного блока 2 кодирования, выходы которого подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены к входам выходного блока 3 кодирования и к первым входам блока 5 элементов И, выходы выходного блока 3 кодирования подключены к первым входам блока 4 выявления ошибки, вторые входы которого подключены к выходам хранения контрольных разрядов узла 1 памяти, а выходы подключены к входам блока 7 элементов ИЛИ, выход которого подключен к первому входу элемента 6 И, второй вход блока 5 элементов И и второй вход элемента 6 И подключены к входу 13 синхронизации, выходы 14 первого блока 5 элементов И являются информационными выходами устройства, выход 15 элемента 6 И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход r3 входного блока 2 кодирования и третий выход r3p выходного блока 3 кодирования, третий выход r3 входного блока 2 кодирования подключен к восьмому входу узла 1 памяти, третий выход r3p выходного блока 3 кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r3S узла 1 памяти, причем входной блок 2 кодирования, формирует значение контрольного разрядов r1 путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12 поступающих на его входы, в соответствии с правилом:

Figure 00000010
значение контрольного разрядов r2 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом:
Figure 00000011
значение контрольного разрядов r3 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом:
Figure 00000012
выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по модулю 2 информационных символов y1p, y2p, y3p, y4p, y5p, y6p, y7p, y8p, y9p, y10p, y11p, y12p, поступающих на его входы при считывании информации с информационных выходов узла 1 памяти, в соответствии с правилом:
Figure 00000013
Figure 00000014
Figure 00000015
блок 4 выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p, r3p, сформированных на выходах выходного блока 3 кодирования.The zero input 8, the write input 9, the read input 10, address inputs 11, the synchronization input 13 are connected respectively to the first, second, third and fourth fifth inputs of the memory node 1, information inputs 12 are connected to the sixth input of the memory node 1 and to the inputs of the input coding unit 2, the outputs of which are connected to the seventh inputs of the memory unit 1, the information outputs of the memory unit 1 are connected to the inputs of the output coding unit 3 and to the first inputs of the unit 5 And, the outputs of the output coding unit 3 are connected to the first m inputs of the unit 4 for detecting errors, the second inputs of which are connected to the outputs of the storage of control bits of the memory unit 1, and the outputs are connected to the inputs of the unit 7 of the OR elements, the output of which is connected to the first input of the element 6 AND, the second input of the block of 5 elements AND and the second input of the element 6 And are connected to synchronization input 13, outputs 14 of the first block of 5 elements And are information outputs of the device, output 15 of element 6 And is the output of the Error signal, characterized in that it additionally contains the third output r 3 of the encoding input block 2 I and the third output r 3p of the output coding unit 3, the third output r 3 of the input coding unit 2 is connected to the eighth input of the memory unit 1, the third output r 3p of the output coding unit 3 is connected to the third input of the error detection unit 4, the fourth input of which is connected to the third output r 3S of the memory node 1, and the input coding unit 2 generates the value of the control bits r 1 by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 arriving at its inputs, in accordance with the rule:
Figure 00000010
the value of the control bits r 2 - by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 at its inputs, in accordance with the rule:
Figure 00000011
the value of the control bits r 3 - by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 at its inputs, in accordance with the rule:
Figure 00000012
the output coding unit 3, forming the values of the test check bits r 1p , r 2p , r 3p , by adding modulo 2 information symbols y 1p , y 2p , y 3p , y 4p , y 5p , y 6p , y 7p , y 8p , y 9p , y 10p , y 11p , y 12p , arriving at its inputs when reading information from the information outputs of the memory node 1, in accordance with the rule:
Figure 00000013
Figure 00000014
Figure 00000015
the error detection unit 4 performs bitwise addition of mod2 values of the control bits r 1S , r 2S and r 3S read from the second outputs of the memory node 1, respectively, with the values of the control bits r 1p , r 2p , r 3p generated at the outputs of the output coding unit 3 .

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: УК=y1y2y3y4y5y6y7y8y9, y10y11y12r1r2r3, полученных при кодировании исходной информации.The memory node 1, in this case, is a static semiconductor operational memory device and is designed to store code words: У К = y 1 y 2 y 3 y 4 y 5 y 6 y 7 y 8 y 9 , y 10 y 11 y 12 r 1 r 2 r 3 obtained by encoding the source information.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r1, r2, r3, путем сложения по mod2 информационных символов в соответствии с правилом:The input coding unit 2 is designed to generate the values of the control bits r 1 , r 2 , r 3 , by adding mod2 information symbols in accordance with the rule:

Figure 00000016
Figure 00000016

Figure 00000017
Figure 00000017

Figure 00000018
Figure 00000018

Выходной блок 3 кодирования предназначен формирования значений проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по mod2 информационных символов, полученных при считывании информации с узла 1 памяти в соответствии с правилом:The output coding unit 3 is intended to generate the values of the test check bits r 1p , r 2p , r 3p , by adding mod2 information symbols received when reading information from the memory node 1 in accordance with the rule:

Figure 00000019
Figure 00000019

Figure 00000020
Figure 00000020

Figure 00000021
Figure 00000021

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом слове при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p и r3p, сформированных на выходах выходного блока 3 кодирования:Block 4 error detection is designed to detect errors in the code word when reading information from the memory node 1 by adding mod2 values of the control bits r 1S , r 2S and r 3S read from the second outputs of the memory node 1, respectively, with the values of the control bits r 1p , r 2p and r 3p formed at the outputs of the output coding unit 3:

Figure 00000022
Figure 00000022

Figure 00000023
Figure 00000023

Figure 00000024
Figure 00000024

Нулевой результат суммы свидетельствует об отсутствии ошибки, и ее наличии в противном случае.A zero result of the sum indicates the absence of an error, and its presence otherwise.

Выходы λ1, λ2 и λ3 блока 4 выявления ошибки объединены в один выход первым элементом 7 ИЛИ, значение сигнала на данном выходе поступает первый вход элемента 6 И.The outputs λ 1 , λ 2 and λ 3 of the error detection unit 4 are combined into one output by the first element 7 OR, the signal value at this output receives the first input of element 6 I.

Считывание выходной информации с выходов 14 устройства проводится при поступлении сигнала с входа 13 синхронизации на второй вход блока 5 элементов И и второй вход элемента 6 И.Reading the output information from the outputs 14 of the device is carried out upon receipt of a signal from the input 13 of the synchronization to the second input of the block of 5 elements And and the second input of the element 6 I.

Полезная модель работает следующим образом. Перед началом работы устройства на вход 8 "Установки в нулевое состояние" подается единичный сигнал, который переводит узел 1 памяти в нулевое состояние.The utility model works as follows. Before starting the operation of the device, a single signal is input to input 8 of the "Set to zero state", which puts the memory node 1 in the zero state.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 9 записи, адресные входы 11 и информационные входы 12.When recording information in the memory node 1, a single signal is fed to the recording input 9, address inputs 11 and information inputs 12.

Например, на информационные входы поступает двенадцатиразрядное слово, имеющие в своих разрядах следующие значения:

Figure 00000025
For example, a twelve-digit word arriving at the information inputs has the following meanings in its ranks:
Figure 00000025

Входной блок 2 кодирования сформирует значения контрольных разрядов: r1, r2, r3 в соответствии формулами, указанными в формуле на полезную модель.The input coding unit 2 will generate the values of the control bits: r 1 , r 2 , r 3 in accordance with the formulas indicated in the formula for the utility model.

В результате имеем кодовое слово:

Figure 00000026
(последние три разряда являются контрольными разрядами), которое записывается в узле 1 памяти.As a result, we have a codeword:
Figure 00000026
(the last three digits are the control digits), which is recorded in the memory node 1.

При считывании информации с узла 1 памяти, второй блок 3 кодирования, относительно принятой информации сформирует значения контрольных разрядов:

Figure 00000027
When reading information from the memory node 1, the second coding unit 3, relative to the received information, will generate the values of the control bits:
Figure 00000027

Если ошибок нет, то имеем результат: R=(101), Rp=(101), RS=(101), λ=(000).If there are no errors, then we have the result: R = (101), R p = (101), R S = (101), λ = (000).

Пусть, произошла одиночная ошибка во первом информационном разряде:

Figure 00000028
Suppose a single error occurred in the first information category:
Figure 00000028

На выходе второго блока 3 кодирования имеем результат: Rp=(100), а с вторых выходов узла 1 памяти считывается значения переданных контрольных разрядов RS=(101),At the output of the second coding unit 3, we have the result: R p = (100), and the values of the transmitted control bits R S = (101) are read from the second outputs of the memory unit 1

В этом случае сигналы на выходе блока 4 выявления ошибки принимают значение: λ=(001).In this case, the signals at the output of the error detection unit 4 take the value: λ = (001).

Соответственно на выходе блока 5 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала с входа 13 синхронизации, поступит на вход элемента 6 И, на выходе которого появится значение сигнала "Ошибка".Accordingly, the unit value of the signal appears at the output of the OR block 5, which, when the signal is received from the synchronization input 13, goes to the input of the And element 6, at the output of which the error signal appears.

Аналогичным образом устройство работает при возникновении двойных ошибок.Similarly, the device works when double errors occur.

ИСТОЧНИКИ ИНФОРМАЦИИINFORMATION SOURCES

1. Щербаков Н.С. Достоверность работы цифровых устройств. М: Машиностроение, 1989, 224 с.1. Scherbakov N.S. The reliability of digital devices. M: Mechanical Engineering, 1989, 224 p.

2. Патент на изобретение №2403615 "Устройство хранения и передачи информации с обнаружением двойных ошибок" / Павлов А.А., Царьков А.Н. и др. от 27.01.2009 г.2. Patent for invention No. 2403615 "Device for storing and transmitting information with the detection of double errors" / Pavlov A.A., Tsarkov A.N. et al., dated January 27, 2009

Claims (1)

Контролируемое устройство хранения и передачи информации, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы и вход синхронизации подключены соответственно к первому, второму, третьему, четвертому пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход r3 входного блока кодирования и третий выход r3p выходного блока кодирования, третий выход r3 входного блока кодирования подключен к восьмому входу узла памяти, а третий выход r3p выходного блока 3 кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r3S узла 1 памяти, причем входной блок кодирования, формирует значение контрольного разряда r1 путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r1=y3 ⊕ y4 ⊕ y5 ⊕ y6 ⊕ y9 ⊕ y10 ⊕ y11 ⊕ y12, значение контрольного разряда r2 формируется путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y3, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r2 = y3 ⊕ y6 ⊕ y7 ⊕ y8 ⊕ y9 ⊕ y10 ⊕ y11 ⊕ y12, значение контрольного разряда r3 формируется путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы в соответствии с правилом: r3 = y1 ⊕ y2 ⊕ y4 ⊕ y5 ⊕ y7 ⊕ y8 ⊕ y10 ⊕ y11, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по модулю 2 информационных символов y1p, y2p, y3p, y4p, y5p, y6p, y7p, y8p, y9p, y10p, y11p, y12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r1p = y3p ⊕ y4p ⊕ y5p ⊕ y6p ⊕ y9p ⊕ y10p ⊕ y11p ⊕ y12P; r2p = y3p ⊕ y6p ⊕ y7p ⊕ y8p ⊕ y9p ⊕ y10p ⊕ y11p ⊕ y12p; r3p = y1p ⊕ y2p ⊕ y4p ⊕ y5p ⊕ y7p ⊕ y8p ⊕ y10p ⊕ y11p, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1P, r2p, r3p, сформированных на выходах выходного блока 3 кодирования.
Figure 00000001
A controlled device for storing and transmitting information containing a memory node, an input coding unit that generates the values of the control bits r 1 and r 2 , an output coding unit that generates the values of the control check bits r 1p , r 2p , an error detection unit, an OR block, an element block And, the And element, the input of setting the device to zero, recording input, reading input, address inputs, synchronization input, information outputs, signal output when an error occurs, setting input to zero, recording input reading input, address inputs, information inputs and synchronization input are connected respectively to the first, second, third, fourth fifth inputs of the memory node, information inputs are connected to the sixth inputs of the memory node and to the inputs of the input coding block, the outputs of which are connected to the seventh inputs of the memory node , the information outputs of the memory node are connected to the inputs of the output coding block and to the first inputs of the block of elements AND, the outputs of the output coding block are connected to the first inputs of the block detecting errors, the second inputs whose odes are connected to the control bits output of the memory node, and the outputs are connected to the inputs of the OR block of elements, the output of which is connected to the first input of the AND element, the second input of the AND block and the second input of the AND element are connected to the synchronization input, the outputs of the first block of AND elements are information the outputs of the device, the output of the element And is the output of the "Error" signal, characterized in that it further comprises a third output r 3 of the input coding unit and a third output r 3p of the output coding unit, a third output r 3 input one coding unit is connected to the eighth input of the memory unit, and the third output r 3p of the output coding unit 3 is connected to the third input of the error detection unit 4, the fourth input of which is connected to the third output r 3S of the memory unit 1, and the input coding unit generates a control value bit r 1 by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 coming to its inputs in accordance with the rule: r = y 1 ⊕ y 3 4 5 ⊕ y ⊕ y ⊕ y 6 9 10 ⊕ y ⊕ y ⊕ y 11 12, the discharge control value r 2 formed by way modulo 2 information symbols y 1, y 2, y 3, y 4, y 3, y 6, y 7, y 8, y 9, y 10, y 11, y 12 received at its inputs, in accordance with as a rule: r 2 = y 3 ⊕ y 6 ⊕ y 7 ⊕ y 8 ⊕ y 9 ⊕ y 10 ⊕ y 11 ⊕ y 12 , the value of the control digit r 3 is formed by adding modulo 2 information symbols y 1 , y 2 , y 3 , y 4 , y 5 , y 6 , y 7 , y 8 , y 9 , y 10 , y 11 , y 12 coming to its inputs in accordance with the rule: r 3 = y 1 ⊕ y 2 ⊕ y 4 ⊕ y 5 ⊕ y 7 ⊕ y 8 ⊕ y 10 ⊕ y 11 , the output coding block that generates the values of the test check bits r 1p , r 2p , r 3p , by adding modulo 2 information systems mvol y 1p , y 2p , y 3p , y 4p , y 5p , y 6p , y 7p , y 8p , y 9p , y 10p , y 11p , y 12p received at its inputs when reading information from the information outputs of the memory node, according to the rule: r 1p = y 3p ⊕ y 4p ⊕ y 5p ⊕ y 6p ⊕ y 9p ⊕ y 10p ⊕ y 11p ⊕ y 12P ; r 2p = y 3p ⊕ y 6p ⊕ y 7p ⊕ y 8p ⊕ y 9p ⊕ y 10p ⊕ y 11p ⊕ y 12p ; r 3p = y 1p ⊕ y 2p ⊕ y 4p ⊕ y 5p ⊕ y 7p ⊕ y 8p ⊕ y 10p ⊕ y 11p , the error detection unit performs bitwise addition mod2 values of the control bits r 1S , r 2S and r 3S , read from the second the outputs of the memory node 1, respectively, with the values of the control bits r 1P , r 2p , r 3p generated at the outputs of the output coding unit 3.
Figure 00000001
RU2015153861/08U 2015-12-16 2015-12-16 CONTROLLED STORAGE AND TRANSMISSION DEVICE RU161373U1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015153861/08U RU161373U1 (en) 2015-12-16 2015-12-16 CONTROLLED STORAGE AND TRANSMISSION DEVICE

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015153861/08U RU161373U1 (en) 2015-12-16 2015-12-16 CONTROLLED STORAGE AND TRANSMISSION DEVICE

Publications (1)

Publication Number Publication Date
RU161373U1 true RU161373U1 (en) 2016-04-20

Family

ID=55859418

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015153861/08U RU161373U1 (en) 2015-12-16 2015-12-16 CONTROLLED STORAGE AND TRANSMISSION DEVICE

Country Status (1)

Country Link
RU (1) RU161373U1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU169207U1 (en) * 2016-11-17 2017-03-09 Межрегиональное общественное учреждение "Институт инженерной физики" ERROR DATA STORAGE AND TRANSMISSION DEVICE
RU2621284C1 (en) * 2016-05-23 2017-06-01 Межрегиональное общественное учреждение "Институт инженерной физики" Device for storage and transmission of information with error detection
RU175054U1 (en) * 2017-06-20 2017-11-16 Межрегиональное общественное учреждение "Институт инженерной физики" STORAGE AND TRANSMISSION DEVICE WITH SINGLE AND DOUBLE ERRORS
RU2637426C1 (en) * 2016-11-10 2017-12-04 Межрегиональное общественное учреждение "Институт инженерной физики" Device for storing and transmitting data with error detection

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2621284C1 (en) * 2016-05-23 2017-06-01 Межрегиональное общественное учреждение "Институт инженерной физики" Device for storage and transmission of information with error detection
RU2637426C1 (en) * 2016-11-10 2017-12-04 Межрегиональное общественное учреждение "Институт инженерной физики" Device for storing and transmitting data with error detection
RU169207U1 (en) * 2016-11-17 2017-03-09 Межрегиональное общественное учреждение "Институт инженерной физики" ERROR DATA STORAGE AND TRANSMISSION DEVICE
RU175054U1 (en) * 2017-06-20 2017-11-16 Межрегиональное общественное учреждение "Институт инженерной физики" STORAGE AND TRANSMISSION DEVICE WITH SINGLE AND DOUBLE ERRORS

Similar Documents

Publication Publication Date Title
RU161373U1 (en) CONTROLLED STORAGE AND TRANSMISSION DEVICE
RU2403615C2 (en) Device for storing and transferring information with double error detection
RU164633U1 (en) STORAGE AND TRANSMISSION DEVICE WITH ERROR DETECTION
US3231858A (en) Data storage interrogation error prevention system
RU2448359C1 (en) Apparatus for storing and transmitting data with error correction in data byte and error detection in data bytes
RU2450332C1 (en) Information storage device with single and double error detection
RU2618388C1 (en) Controlled device for storage and transmission of information
RU2450331C1 (en) Apparatus for storing and transmitting data with single error correction in data byte and arbitrary error detection in data bytes
RU2637426C1 (en) Device for storing and transmitting data with error detection
RU76479U1 (en) MEMORY DEVICE WITH DUAL ERROR DETECTION
RU107606U1 (en) STORAGE AND TRANSMISSION DEVICE WITH SINGLE ERROR CORRECTION IN THE BYTE OF INFORMATION AND DETECTION OF ARRIVAL ERRORS IN THE BYTE OF INFORMATION
RU2659479C1 (en) Device for storage and transmission of data with detection of single and double errors
RU2542665C1 (en) Device of data storage and transmission with detection and correction of errors in information bytes
CN101142746B (en) Error correcting code
RU2816550C1 (en) Information storage and reading device with single error correction
RU106771U1 (en) DEVICE FOR STORAGE AND TRANSFER OF DATA WITH CORRECTION OF ERRORS IN THE BYTE OF INFORMATION AND DETECTION OF ERRORS IN THE BYtes OF INFORMATION
RU2610264C1 (en) Fault-tolerant memory unit
RU2422923C1 (en) Highly reliable information storage and transmission device
RU160959U1 (en) MALABLE STORAGE DEVICE
RU2621284C1 (en) Device for storage and transmission of information with error detection
RU102403U1 (en) INFORMATION STORAGE DEVICE
RU99624U1 (en) STORAGE AND TRANSFER OF INFORMATION
RU2421786C1 (en) Device to store information of higher functioning validity
RU169207U1 (en) ERROR DATA STORAGE AND TRANSMISSION DEVICE
RU175054U1 (en) STORAGE AND TRANSMISSION DEVICE WITH SINGLE AND DOUBLE ERRORS

Legal Events

Date Code Title Description
MM9K Utility model has become invalid (non-payment of fees)

Effective date: 20171217