SU1575171A1 - One-digit decimal one-digit adder in code "5421" - Google Patents

One-digit decimal one-digit adder in code "5421" Download PDF

Info

Publication number
SU1575171A1
SU1575171A1 SU884360293A SU4360293A SU1575171A1 SU 1575171 A1 SU1575171 A1 SU 1575171A1 SU 884360293 A SU884360293 A SU 884360293A SU 4360293 A SU4360293 A SU 4360293A SU 1575171 A1 SU1575171 A1 SU 1575171A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
adder
block
output
bits
Prior art date
Application number
SU884360293A
Other languages
Russian (ru)
Inventor
Андрей Иванович Тимошкин
Original Assignee
Предприятие П/Я Р-6429
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6429 filed Critical Предприятие П/Я Р-6429
Priority to SU884360293A priority Critical patent/SU1575171A1/en
Application granted granted Critical
Publication of SU1575171A1 publication Critical patent/SU1575171A1/en

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к цифровой вычислительной технике. Целью изобретени   вл етс  повышение быстродействи  дес тичного сумматора. Дес тичный сумматор содержит трехразр дный двоичный сумматор 1, корректирующий трехразр дный двоичный сумматор 2, блок 21 формировани  сигнала переноса (на элементах И-НЕ 4-12,20), блок 22 формировани  сигнала коррекции (на элементах И-НЕ 13-15,19), сумматор 3 по модулю два, элемент И-НЕ 16, элементы НЕ 17, 18. Дес тичный сумматор оперирует с цифрами, представленными в коде "5421". 1 ил.This invention relates to digital computing. The aim of the invention is to increase the speed of a decimal adder. The decimal adder contains a three-bit binary adder 1, a three-digit correcting binary adder 2, a transfer signal generating unit 21 (on NAND units 4-12,20), a correction signal generating unit 22 (on NAND elements 13-15, 19), adder 3 modulo two, the element AND-NOT 16, the elements NOT 17, 18. The decimal adder operates on the digits represented in the code "5421". 1 il.

Description

SSSS

СОWITH

Изобретение относитс  к гифровой вычислительной технике.This invention relates to gifra computing.

i Цель изобретени  - повышение быст- р|эдействи  дес тичного сумматора, На чертеже изображена функциональна  схема одноразр дного дес тичного сумматора в коде 5421,i The purpose of the invention is to increase the speed | of the decimal adder. The drawing shows a functional diagram of the one-decimal decimal adder in code 5421,

Одноразр дный дес тичный сумматор в коде 5421 содержит трехразр д- двоичный сумматор 1, корректирующий трехразр дный двоичный сумматор 2, сумматор 3 по модулю два, элементы И-НЕ 4-16, элементы НЕ 17 и 18, элементы И-НЕ 19 и 20. Элементы И-НЕ 4-12, 20 образуют блок 21 формировани  сигнала переносаэ а элементы К-НЕ 13-15, 19 образуют блок 22 формировани  сигнала коррекцииThe one-digit decimal adder in code 5421 contains a three-bit d-binary adder 1, a three-digit correcting binary adder 2, an adder 3 modulo two, AND-NOT elements 4-16, HE elements 17 and 18, AND-NOT elements 19 and 20 The elements AND NOT 4-12, 20 form the transfer signal forming unit 21 and the K-NE elements 13-15, 19 form the correction signal generation unit 22

Сумматор в коде 5421 работает следующим образом,The adder in code 5421 works as follows

Три младших разр да слагаемых ( c,t b, b,, CM) поступают на соот в тствующие входы сумматора 1, а старшие разр ды слагаемых Ъ4 и с4 посту- пают на входы сумматора 3 по модулю два. Сложение трех младших разр дов слагаемых происходит по правилам двоичной арифметики. Если на выходе суммы сумматора 1 образуютс  числа 5(101 6(110), 7(111) либо возникает сигнал переноса в четвертый разр д (число 8) то срабатывает блок 22. Коррекци  результата происходит также в случае, когда сумма трех младших разр дов равна 4(100) и есть сигнал входного переноса (е), Коррекци  заключаетс  в добавлении к значению суммы трех младших разр дов числа 3(01). Сигнал выходного переноса (Е) образуетс , ее- ли оба старших разр да слагаемых Ь и с4 равны логической единицеj либо если один из них равен логической единице и сумма трех младших разр дов слагаемых больше п ти, или равна че- тырем и имеетс  сигнал входного переноса (е)„ Откорректированное дес тичное число (b, bj, b, Ц) снимаетс  с выходов сумматора.The three lower order bits of the terms (c, t b, b, CM) go to the corresponding inputs of adder 1, and the higher bits of the terms b4 and c4 go to the inputs of adder 3 modulo two. Addition of the three lower-order bits of the items follows the rules of binary arithmetic. If the output of the sum of adder 1 forms the number 5 (101 6 (110), 7 (111) or a transfer signal to the fourth bit (the number 8) occurs, then block 22 is triggered. Correction of the result also occurs when the sum of the three least significant bits equal to 4 (100) and there is an input transfer signal (e), Correction consists in adding to the value of the sum of the three lower bits of the number 3 (01). The output transfer signal (E) is formed, it is both the higher bits of the terms b and c4 equal to the logical unit j or if one of them is equal to the logical unit and the sum of the three least significant bits The terms are greater than five, or equal to four, and there is an input transfer signal (e). The corrected decimal number (b, bj, b, C) is removed from the outputs of the adder.

Ь о р м у л а изобретени  Одноразр дный дес тичный сумматор в коде 5421, содержащий трехразр дный двоичный сумматор, корректирующий грехразр дный двоичный сумматор, блок формировани  сигнала переноса, блок формировани  сигнала коррекции и сумматор по модулю два, причем выходы разр дов трехразр дного двоичного сумматора L o rumula of the invention. One-digit decimal adder in code 5421, containing a three-digit binary adder, correcting a sintered binary adder, a transfer signal generating unit, a correction signal generating unit, and a modulo two, and the outputs of the three-digit ones binary adder

, ,

5five

00

5five

соединены с первыми входами соответствующих разр дов корректирующего трехразр дного двоичного сумматора, выходы разр дов которого соединены с выходами разр дов дес тичного сумматора с первого по третий, выход четвертого разр да которого соединен с выходом сумматора по модулю два, первый, второй и третий входы блока формировани  сигнала коррекции соединены с выходами соответственно первого, второго и третьего разр дов трехразр дного двоичного сумматора, а выход гидключен к вторым входам первого и второго разр дов корректирующего тречраз - р дного двоичного сумматора, входы первых, вторых и третьих разр дов первого и второго операндов дес тичного сумматора соединены соответственно с первыми и вторыми входами соответствующих разр дов трехразр дно- го двоичного сумматора, входы четвертых разр дов первого и второго операндов дес тичного сумматора соединены с первым и вторым входами сумматора по модулю два и с первым и вторым входами блока формировани  сигнала переноса , выход которого соединен с выходом переноса дес тичного сумматора , отличающийс  тем, что, с целью повышени  быстродействи , дес тичный сумматор содержит два элемента НЕ и элемент И-НЕ, выход которого подключен к третьему входу сумматора по модулю два, а входы - к выходам первого и второго элементов НЕ, входы которых соединены с выходами переноса трехразр дного двоичного сумматора и корректирующего трехразр дного двоичного сумматора, входы блока формировани  сигнала переноса с третьего по шестой соединены с выходами соответственно первого, второго , третьего разр дов и переноса трех- рззр дного двоичного сумматора, четвертый вход блока формировани  сигнала коррекции соединен с выходом первого элемента НЕ, вход переноса дес тичного сумматора соединен с седьмым входом блока формировани  сигнала переноса , с п тым входом блока формиро-- вани  сигнала коррекции и с входом переноса корректирующего трехразр дного двоичного сумматора, при этом блок формировани  сигнала коррекции содержит четыре элемента И-НЕ, входы первого из которых соединены с вторым и третьим входами блока входы второго 5157connected to the first inputs of the corresponding bits of the three-digit correction binary binary adder, the outputs of the bits of which are connected to the outputs of the bits of the decimal adder from the first to the third, the output of the fourth bit of which is connected to the output of the modulo-adder two, first, second and third inputs of the block the formation of the correction signal is connected to the outputs of the first, second and third bits of the three-digit binary adder, respectively, and the output is connected to the second inputs of the first and second bits of the corrective The first trechraz is a regular binary adder, the inputs of the first, second and third bits of the first and second operands of the tenth adder are connected respectively to the first and second inputs of the corresponding bits of three bits of the second binary adder, the inputs of the fourth bits of the first and second operands of the tenth the adder is connected to the first and second inputs of the modulo two adder and to the first and second inputs of the transfer signal generating unit, the output of which is connected to the transfer output of the tenth adder, characterized in that , in order to increase speed, the decimal adder contains two NOT elements and the NAND element, the output of which is connected to the third input of the modulo two adder, and the inputs to the outputs of the first and second elements NOT, whose inputs are connected to the transfer outputs of a three-bit binary the adder and the correcting three-bit binary adder, the inputs of the third to the sixth transfer signal shaping unit are connected to the outputs of the first, second, third bits, respectively, and the transfer of the three-rectified binary adder, four the fifth input of the correction signal shaping unit is connected to the output of the first element, the transfer input of the tenth adder is connected to the seventh input of the transfer signal shaping unit, to the fifth input of the correction signal forming unit and to the transfer input of the correcting three-digit binary adder, the correction signal generating unit contains four AND-NOT elements, the inputs of the first of which are connected to the second and third inputs of the block; the inputs of the second 5157

с первым и третьим входами блока, входы третьего - с третьим и п тым входами блока, входы четвертого - с выходами первого, второго и третьего элементов И-НЕ и четвертым входом это- го блока, а выход - с выходом этого блока, блок формировани  сигнала переноса содержит дес ть элементов И-НЕ, входы первог.о из которых соединены с первым и шестым входами блока, входы второго - с вторым и шестым входами блока, входы третьего - с первым и вторым входами блока, входы четwith the first and third inputs of the block, the inputs of the third - with the third and fifth inputs of the block, the inputs of the fourth - with the outputs of the first, second and third elements of the NAND and fourth input of this block, and the output with the output of this block The transfer signal contains ten NAND elements, the inputs of the first of which are connected to the first and sixth block inputs, the second inputs to the second and sixth block inputs, the third inputs to the first and second block inputs, and even

00

7171

вертого - с вторым, четвертым и п тым входами блока, входы п того - с вторым, третьим и п тым входами блока, входы шестого - с первым, четвертым и п тым входами блока, входы седьмого - с первым, третьим и п тым входами блока, входы восьмого - с первым , п тым и седьмым входами блока, входы дев того - с вторым, п тым и седьмым входами блока, входы дес того- с выходами элементов И-НЕ с первого по дев тый этого блока, а выход - с выходом этого блока.the second, the fourth, and the fifth inputs of the unit, the inputs of the fifth, the second, third, and fifth inputs of the unit, the inputs of the sixth, with the first, fourth, and fifth inputs of the unit, the inputs of the seventh, with the first, third, and fifth inputs blocks, inputs of the eighth with the first, fifth and seventh inputs of the block, inputs of the ninth with the second, fifth and seventh inputs of the block, inputs of the tenth with the outputs of the AND-NES elements from the first to the ninth of this block, and output with the release of this unit.

Claims (1)

Формула изобретенияClaim Одноразрядный десятичный сумматор в коде 5421, содержащий трехразрядный двоичный сумматор, корректирующий трехразрядный двоичный сумматор, блок . формирования сигнала переноса, блок формирования сигнала коррекции и сумматор по модулю два, причем выходы разрядов трехразрядного двоичного сумматора ствующих разрядов корректирующего трехразрядного двоичного сумматора, выходы разрядов которого соединены с выходами разрядов десятичного сумматора с первого по третий, выход четвертого разряда которого соединен с выходом сумматора по модулю два, первый, второй и третий входы блока формирования сигнала коррекции соединены с выходами соответственно первого-, второго и третьего разрядов трехразрядного двоичного сумматора, а выход подключен к вторым входам первого и второго разрядов корректирующего трехраз — рядного двоичного сумматора, входы первых, вторых и третьих разрядов первого и второго операндов десятичного сумматора соединены соответственно с первыми и вторыми входами соответствующих разрядов трехразрядного двоичного сумматора, входы четвертых разрядов первого и второго, операндов десятичного сумматора соединены с. первым и вторым входами сумматора по модулю два.и с первым и вторым входами блока формирования сигнала переноса, выход которого соединен с выходом переноса десятичного сумматора, отличающийся тем, что, с целью повышения быстродействия, десятичный сумматор содержит два элемента НЕ и элемент И-НЕ, выход которого подключен к третьему входу сумматора по модулю дза, а входы - к выходам первого и второго элементов НЕ, входы которых соединены с выходами переноса трехразрядного двоичного сумматора и корректирующего трехразрядного двоичного сумматора, входы блока формирования сигнала переноса с третьего по шестой соединены с выходами соответственно первого, второго,' третьего разрядов и переноса трехразрядного двоичного сумматора, четвер тый вход блока формирования сигнала коррекции соединен с выходом первого элемента НЕ, вход переноса десятичного сумматора соединен с седьмым входом. блока формирования сигнала переноса, с пятым входом блока формиро—· вания сигнала коррекции и с входом переноса корректирующего трехразрядного двоичного сумматора, при этом блок формирования сигнала коррекции содержит четыре элемента И-НЕ, входы первого из которых соединены с вторым и третьим входами блока^входы второго 1575171 с первым и третьим входами блока, входы третьего - с третьим и пятым входами блока, входы четвертого - с выходами первого, второго и третьего элементов И-НЕ и четвертым входом этого блока, а выход - с выходом этого блока, блок формирования сигнала переноса содержит десять элементов И-НЕ, входы первог.о из которых соединены с первым и шестым входами блока, входы второго - с вторым и шестым входами блока, входы третьего - с первым и вторым входами блока, входы чет— <5 вертого - с вторым, четвертым и пятым входами блока, входы пятого с вторым, третьим и пятым входамиA single-bit decimal adder in code 5421, containing a three-bit binary adder, correcting a three-bit binary adder, block. a transfer signal generating unit, a correction signal generating unit and an adder modulo two, and the outputs of the bits of a three-bit binary adder of the bits of the correcting three-bit binary adder, the outputs of the bits of which are connected to the outputs of the digits of the decimal adder from the first to the third, the output of the fourth discharge of which is connected to the output of the adder by module two, the first, second and third inputs of the correction signal generating block are connected to the outputs of the first, second and third bits, respectively in a three-bit binary adder, and the output is connected to the second inputs of the first and second bits of the correcting three-bit binary adder, the inputs of the first, second and third bits of the first and second operands of the decimal adder are connected respectively to the first and second inputs of the corresponding bits of the three-bit binary adder, the inputs of the fourth bits of the first and second, operands of the decimal adder are connected to. the first and second inputs of the adder are modulo two. and with the first and second inputs of the transfer signal generating unit, the output of which is connected to the transfer output of the decimal adder, characterized in that, in order to improve performance, the decimal adder contains two elements NOT and an AND-NOT element the output of which is connected to the third input of the adder modulo dza, and the inputs are to the outputs of the first and second elements NOT, the inputs of which are connected to the outputs of the transfer of a three-bit binary adder and corrective three-bit binary sums ator, the inputs of the third to sixth transfer signal generation block are connected to the outputs of the first, second, and third bits and the transfer of a three-digit binary adder, the fourth input of the correction signal generation block is connected to the output of the first element NOT, the decimal adder transfer input is connected to the seventh input . a transfer signal generating unit, with a fifth input of a correction signal generating unit and with a transfer input of a correcting three-bit binary adder, while the correction signal generating unit contains four NAND elements, the inputs of the first of which are connected to the second and third inputs of the unit ^ inputs the second 1575171 with the first and third inputs of the block, the inputs of the third - with the third and fifth inputs of the block, the inputs of the fourth - with the outputs of the first, second and third elements AND NOT and the fourth input of this block, and the output - with the output of this block , the transfer signal generation block contains ten AND-NOT elements, the inputs of the first of which are connected to the first and sixth inputs of the block, the inputs of the second - with the second and sixth inputs of the block, the inputs of the third - with the first and second inputs of the block, the inputs are even— 5th - with the second, fourth and fifth inputs of the block, the inputs of the fifth with the second, third and fifth inputs 5 блока, входы шестого - с первым, четвертым и пятым входами блока,.входы седьмого - с первым, третьим и пятым входами блока, входы восьмого - с пер· вым, пятым и седьмым входами блока, эд входы девятого - с вторым, пятым и седьмым входами блока, входы десятого с выходами элементов И-НЕ с первого по девятый этого блока, а выход - с выходом этого блока.5 blocks, inputs of the sixth - with the first, fourth and fifth inputs of the block, inputs of the seventh - with the first, third and fifth inputs of the block, inputs of the eighth - with the first, fifth and seventh inputs of the block, ed inputs of the ninth - with the second, fifth and the seventh inputs of the block, the inputs of the tenth with the outputs of the AND-NOT elements from the first to the ninth of this block, and the output with the output of this block.
SU884360293A 1988-01-08 1988-01-08 One-digit decimal one-digit adder in code "5421" SU1575171A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884360293A SU1575171A1 (en) 1988-01-08 1988-01-08 One-digit decimal one-digit adder in code "5421"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884360293A SU1575171A1 (en) 1988-01-08 1988-01-08 One-digit decimal one-digit adder in code "5421"

Publications (1)

Publication Number Publication Date
SU1575171A1 true SU1575171A1 (en) 1990-06-30

Family

ID=21348342

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884360293A SU1575171A1 (en) 1988-01-08 1988-01-08 One-digit decimal one-digit adder in code "5421"

Country Status (1)

Country Link
SU (1) SU1575171A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Карцев М.А. Арифметика цифровых машин. - М.: Наука, 1969, с.195. Ричарде Р.К, Арифметические операции на ЦВМ. М„: ИКЛ, 1957, с.236. рис. 8-6. *

Similar Documents

Publication Publication Date Title
KR940008613B1 (en) Carry lookahead adder and carry transfer method
KR920003540B1 (en) Parallel adding circuit
SU1575171A1 (en) One-digit decimal one-digit adder in code &#34;5421&#34;
US4623872A (en) Circuit for CSD-coding of a binary number represented in two&#39;s complement
US6546411B1 (en) High-speed radix 100 parallel adder
EP0326182A2 (en) High speed digital signal processor for signed digit numbers
GB2127187A (en) Circuits for operating on N- digit operands
SU1179322A1 (en) Device for multiplying two numbers
GB2226165A (en) Parallel carry generation adder
SU822174A1 (en) Converter of direct binary-decimal code into complementary binary-decimal one
JPS63216132A (en) Counter circuit
SU868747A1 (en) Binary-to-decimal code converter
SU1180880A1 (en) Parallel adder of fibonacci codes
SU769540A1 (en) Multiplier
SU824203A1 (en) Device for adding n-digit decimal numbers
SU945862A1 (en) Device for adding decimal fibonacci codes
SU1305664A1 (en) Binary-coded decimal adder
SU951300A2 (en) Device for squaring n-bit binary numbers
SU900282A1 (en) Device for adding n-bit decimal numbers
SU1626385A1 (en) Device for binary-residue conversion
SU1200279A1 (en) Device for adding in redundant number system
SU482739A1 (en) Accumulator
SU1325484A1 (en) Device for q = 2m-1 modulus convolution
SU1336250A1 (en) Binary-coded decimal code-to-binary code converter
SU1159013A1 (en) Device for adding n numbers together