Claims (2)
20 Это устройство предназначено дл пере .множени операндов в произвольной системе счислени ;с основанием . В частности , интересен использовани 6-ичло:кодированной системы счислени с основанием (когда 6-ичные разр ды группируютс по k), при использовании которой имеетс возможность повысить быстродействие устройства при.мерно в k раз по сравнению со случаем использова30 йи &-ИЧной системы счислени . Недостатком этого устройства вл етс недостаточное быстродействие, св занное с использованием многоразр дн-ого комбинацио .нного сумматора с распространением переноса. Целью изобретени вл етс повышение быстродействи . Дл достижени поставленной цели устройство дл умножени , содержащее регистры М.НОЖИМОГО и множител , накапливающий сумматор и п однозар дных умножителей (п - число разр дов Мйожймого), причем первые входы одноразр дных умножителей соединены с выходами соответствующих разр дов регистра множимого, а вторые входы - -с выходом первого разр да регистра м-ножител , управл ющие входы сдвига регистра множител и накапливающего сумматора соединены с первым и вторым управл ющими входами устройства соответственно, содержит п двухразр дных сумматоров и п буферных регистров, входы которы.х соединены с выходами старших разр дов соответстаующ.их двухразр дных сумматоров, входы младщего разр да каждого из которых подключены к выходу соответствующего буферного регистра и, выходу младщего раз.р да соответствующего одноразр дного у1множител , выход старщего разр да которого подключен «о входу старшего разр да двухразр дного сумматора , выход младщего разр да которого подключен ко входу соответствующего разр да накапливающего сумматора, управл ющие входы перезаписи буферных .р-еги-стров соединены с третьим управл ющим входом устройства. Кроме того, совоК|уппость каждого из п одноразр дных умнол ;ителей и двухразр дных cyMwaToipOB выполнена в виде посто нного запоминающего блока, первый, второй Фактически блок 10 реализует умножение дв|ух разр дов операндов с прибавле-45 нием к младщим разр дам результата значени , запомненного в буферном регистИ третий адресные входы которого соединены с выходами соответствующего разр да регистра множимого, первого разр да регистра множител и буферного регистра соответственно, а первый и второй выходы подключены ко входа-м соответствующего разр да накапливающего сумматора и соответствующего буферного регистра. На фиг. 1 представлена структурна схема (устройства дл умно1жени ; на фиг. 2 - структурна схема устройства при использовании в ем посто нных запоминающих блоков. Устройство содержит регистры 1 vi 2 множимого и множител , накапливающий сумматор 3, однораз-р дные у-множители 4, двухразр дные сумматоры 5, буферные регистры 6, управл ющие входы устройства 7, выход 8 первого разр да регистра множител 2, выходы 9 разр дов регистра множимого 1. Совокупность каждого одноразр дного умножител 4 и соответствующего двухразр дного сумматора 5 может быть представлена в виде посто нного запоминающего блока 10. Ниже приведены некоторые фрагменты таблицы истинности дл посто нного запоминающего блока 10, причем дл определенности прин то, что 4, а используема система счислени - двоична . В таблице разр ды множимого, поступающего по щине 9, обозначены жак Шл, т, т, mi, разр ды множител , поступающие по щине 8, обозначены п, Пз, 2, п, разр ды слагаемого , поступающие с выхода буферного регистра 6, как С4, Сз, Сг, Сь и разр ды результата , сформированные на выходах посто нного запоминающего блока 10, через PS, Р, Рб, PS, Р4, РЗ, Р2, PI (возрастание индексов при буквенных обозначени х прин то в направлении старших разр дов). ре 6, т. е. реализует тот же результат, что и совокупность одноразр дного умножител 4 и двухразр дного сумматора 5, использу входы операндов как адресные. Работа уст.ройстаа рассмотрена дл случа использовани блоков 10 (лри использовании одноразр дных умножителей 4 и двухразр дных сумматоров 5 она аналогична ). В исходном состо нии в регистре / множимого хранитс пр мой - разр дный код множимого без знака, в регистре 2 множител - пр мой -разр дный код множител без знака, сумматор 3 и буферные регистры 6 обнулены. Дл определенности примем, что система счислени двоичнокодированна шестнадцатирична (N b, где 6 2, 4), а число разр дов /г 2. Пусть 1М:ножимое Af ,1010.1111; множитель Л,1001.0101; тогда произведеиие Р МХЛ ,0110.0101.1101,1011 ,0110.0101. Предположим, что к началу первого такта на выходах посто нных запоминающих блоков 10 сфорМИрованы соответствующие результаты Л ,1010 X ,0101 + ,00000000 ,0011.0010; S ,l 111 Х,0101+ ,00000000- ,0100.1011. Тогда вычислительный процесс в устройстве может быть организован следующим образо м. 1-й такт. Производитс прием информации с выходов младших разр дов посто нных запоминающих блоков 10 в сумматор 3 частичных произведений, после чего осуществл етс однотактный сдвиг на четыре двоичных разр да информации в сторону его младших разр дов. В итоге содержимое сумматора 3 равно Р 0,0000.0010. Одновременно с этим был осуществлен прием инфорМации с выходов старших разр дов посто нных запоминающих блоков 10 в буферные регистры 6, произведен однотакхный сдвиг на 4 двоичных разр да в регистре 2 множител в сторону его младших разр дов. После этого с помощью посто нных запоминающих блоков 10 были сформированы результаты А ,1010Х,1001+,0000.0011,0101.1101; В ,1111Х,1001+,0000.0100,1000.101. Во всех последующих тактах, за исключением последнего корректирующего такта, последовательность действий аналогична первому такту. 2-й такт. Р 0,0000.1101; Л Д010Х,0000+0000.0101 ,0000.0101; 5 ,1111X,0000+ ,0000,1000,0000.1000 . 3-й такт (такт коррекции результата). Я 0, 0110.0101. I в такте коррекции результата после приема информа.ции в сум.матор 3 с выходов младших разр дов посто нных запоминающих блоков 10 сдвиг информации в сумматоре 3 не производитс . На этом процесс умножени заканчиваетс , окончательный результат сформи ован в младших разр дах сумматора (доолнительный разр д сумматора 3 введен целью устранени искажени информации случа х временного переполнени разр дой сетки). Данное устройство пр-нменимо дл умноен;1 операндов в произвольной с)1стеме числеки с основанием . Быстродействие устройства повышено за чет того, что отсутствует многоразр дный о.гбинационный сумматор с распространением переноса. Кроме того, устройство злобно дл изготовлена в составе БИС, так как может быть построено в совокупност ) малоразр дных операционных модулей . Формула изобретени . Устройство дл умножени , содержащее регистры множимого и множител , накаплнвающ )1Й сум.матор и п одноразр дных -множителей (п число разр дов множимого ), пржчем первые входы одноразр дных умножителей соединены с выходами соответствующих разр дов регистра .множимого , а вторые входы - с выходом первого разр да регистра множител , управл ющие входы сдвига регистра множител и накапливающего сумматора соединены с первым и вторым управл ющими входами устройства соответственно, отличающеес тем, что, с целью повышени быстродействи , устройство содержит л двухразр дных сумматоров и п буферных регистров, входы которых соединены с выходами старших разр дов соответствующих двухразр дных сумматоров , входы младшего разр да каждого из которых подключены к выходу соответствующего буферного регистра и выходу младшего разр да соответствующего одноразр дного умножител , выход старшего разр да которого подключен ко входу старшего разр да двухразр дного сумматора, выход младшего разр да которого подключен ко входу соответствующего разр да накапливающего сумматора, управл ющие входы перезаписи буферных регистров соединены с третьим упра.вл ющим входом устройства. 2. Устройство по п. 1, о т л и ч а ю щ е е с . тем, что совокупность каждого мз п одноразр дных умножителей и двухразр дных сумматоров выполнена в виде посто нного запоминающего блока, первый, второй и третий адресные входы которого соединены с выходами соответствующего разр да регистра множимого, первого разр да регистра множител и буферного регистра соот-. ветственно, а первый и второй выходы подключены ко входам .соответствующего разр да накаштивающего суммато,ра и Соответствующего буферного регистра соответственно . Источна-1ки информации, прин тые во внимание лри экспертизе: 1. Майоров С. А. и др. Принципы организации цифровых машин. Л., «Машиностроение , 1974, с. 297. 20 This device is intended for multiplying operands in an arbitrary number system; with a base. In particular, it is interesting to use a 6-number: coded number system with a base (when 6-bit bits are grouped by k), using which it is possible to increase the speed of the device approximately k times compared with the case of 30 yi & number systems. A disadvantage of this device is the inadequate speed associated with the use of a multi-bit combination of adder with the spread of the transfer. The aim of the invention is to increase speed. In order to achieve this goal, a multiplier containing the registers of M. NOZHIMOYA and multipliers, accumulating adder and n one-multiplier multipliers (n is the number of bits of Myojim), with the first inputs of one-bit multipliers connected to the outputs of the corresponding digits of the register of the multiplicand, and the second inputs - -with the output of the first bit of the m-knife register, the control inputs of the shift of the multiplier register and the accumulating adder are connected to the first and second control inputs of the device, respectively, contains n two-digit bits adders and n buffer registers, the inputs of which are connected to the outputs of the higher bits of the corresponding two-bit adders, the inputs of the lower category of each of which are connected to the output of the corresponding buffer register and the output of the younger section of the corresponding single-bit multiplier, output the highest bit of which is connected “about the input of the highest bit of a two-bit adder, the output of the lower bit of which is connected to the input of the corresponding bit of the accumulating adder, the control overwrite inputs Serial .r-egi-str connected to the third control input device. In addition, each of the n one-bit multiplexes and two-digit cyMwaToipOBs is designed as a permanent storage unit, first, second. In fact, unit 10 implements the multiplication of two bits of operands with the addition of 45 to the younger result the value stored in the buffer register; the third address inputs of which are connected to the outputs of the corresponding register register multiplier, the first register register multiplier and the buffer register, respectively, and the first and second outputs are connected to the input-m corresponding its discharge accumulator and a corresponding buffer register. FIG. 1 is a structural diagram (devices for multiplication; FIG. 2 is a structural diagram of the device when using permanent storage units in it. The device contains multiplicative and multiplier registers 1 vi 2 accumulating accumulator 3, single multipliers 4, two-bit multipliers single adders 5, buffer registers 6, control inputs of the device 7, output 8 of the first digit register multiplier 2, outputs 9 bits of the register of multiplicand 1. The set of each one-bit multiplier 4 and the corresponding two-bit adder 5 can be Marked as a persistent storage unit 10. Below are some fragments of the truth table for a persistent storage unit 10. For definiteness, it is assumed that 4, and the number system used is binary. Jacques Chl, t, t, mi, multiplier bits arriving along the bus 8, are denoted n, Pz, 2, n, the terms of the term, coming from the output of buffer register 6, as C4, Cz, Cr, Cb and the result bits formed at the outputs of the persistent storage unit 10, via PS , P, Pb, PS, P4, P3, P2, PI (increase of indices with letter designations taken in the direction of the higher bits). re 6, i.e., it implements the same result as the set of one-bit multiplier 4 and two-bit adder 5, using the inputs of the operands as address ones. The operation of the installation system is considered for the case of using blocks 10 (using single-digit multipliers 4 and two-bit adders 5, it is similar). In the initial state in the register / multiplier is stored the direct - digit code of the unsigned multiplicand, in register 2 of the multiplier - the direct-discharge code of the unsigned multiplier, the adder 3 and the buffer registers 6 are reset. For definiteness, let us assume that the number system is binary-coded hexadecimal (N b, where 6 2, 4), and the number of bits / g is 2. Let 1M: Knit Af, 1010.1111; multiplier L, 1001.0101; then the production of the P MHL, 0110.0101.1101.1011, 0110.0101. Suppose that by the beginning of the first clock cycle, at the outputs of the permanent storage units 10, the corresponding results L, 1010 X, 0101 +, 00000000, 0011.0010; S, l 111 X, 0101 +, 00000000-, 0100.1011. Then the computing process in the device can be organized as follows. The 1st cycle. Information is received from the low-order bits of the permanent storage units 10 into the adder of 3 partial products, after which a one-digit shift is made by four binary bits of information towards its low-order bits. As a result, the contents of the adder 3 is equal to P 0.0000.0010. At the same time, information was taken from the outputs of the higher bits of the permanent storage units 10 to the buffer registers 6, a one-bit shift was made by 4 binary bits in the register 2 multiplier towards its younger bits. After that, using the permanent storage units 10, results A, 1010Х, 1001 +, 0000.0011.01010101; B, 1111Х, 1001 +, 0000.0100,1000.101. In all subsequent measures, with the exception of the last correction measure, the sequence of actions is similar to the first measure. 2nd beat P 0.0000.1101; L Д010Х, 0000 + 0000.0101, 0000.0101; 5, 1111X, 0000 +, 0000.1000.0000.1000. 3rd cycle (result correction cycle). I am 0, 0110.0101. I, in the tact of correcting the result after receiving the information in the summator 3 from the outputs of the lower bits of the permanent storage units 10, the information is not shifted in the adder 3. This is where the multiplication process ends, the final result is formed in the lower bits of the adder (the additional overload of adder 3 is introduced in order to eliminate the distortion of information about cases of temporary overflow of the grid discharge). This device is suitable for intelligent; 1 operands in an arbitrary c) system with a base. The speed of the device is enhanced by the fact that there is no multi-bit combinational adder with the spread of transfer. In addition, the device is viciously manufactured as part of an LSI, since it can be built in aggregate of small-size operational modules. Claims. A multiplier containing the multiplier and multiplier registers accumulates 1Y summator and n one-bit multipliers (n the number of digits of the multiplicand), the first inputs of the one-bit multipliers are connected to the outputs of the corresponding register bits, and the second inputs are with the output of the first bit of the multiplier register, the control inputs of the shift of the multiplier register and the accumulating adder are connected to the first and second control inputs of the device, respectively, characterized in that, in order to improve speed, The device contains l two-bit adders and n buffer registers, the inputs of which are connected to the outputs of the higher bits of the corresponding two-digit adders, the inputs of the lower bit of each of which are connected to the output of the corresponding buffer register and the output of the lower bit of the corresponding one-digit multiplier, the output of the higher bit the yes of which is connected to the input of the higher bit of the two-bit adder, the output of the lower bit of which is connected to the input of the corresponding bit of the accumulating adder The corresponding inputs for rewriting the buffer registers are connected to the third control input of the device. 2. The device according to claim 1, of which there are By the fact that the set of each mz p single-bit multipliers and two-bit adders is made as a permanent storage unit, the first, second and third address inputs of which are connected to the outputs of the corresponding multiplier register, first multiplier register and buffer register, respectively. consequently, the first and second outputs are connected to the inputs of the corresponding bit of the totalizer, pa and the corresponding buffer register, respectively. Source information taken into account in the examination: 1. S. A. Maiorov and others. Principles of organization of digital machines. L., “Mechanical Engineering, 1974, p. 297.
2. Авторское свидетельство по за вке № 1412260/18-24, кл. G 06 F 7/39, 1971 (прототип ).2. Copyright certificate for the application number 1412260 / 18-24, cl. G 06 F 7/39, 1971 (prototype).
I II I