SU674018A1

SU674018A1 - Adder

Info

Publication number: SU674018A1
Application number: SU762427914A
Authority: SU
Inventors: Валентин Алексеевич Платонов
Original assignee: Таганрогский радиотехнический институт им. В.Д.Калмыкова
Priority date: 1976-12-07
Filing date: 1976-12-07
Publication date: 1979-07-15

Description

1one

Изобретение относитс к области ш.1адслитепьной техншй и может быть испош aiOBaHo , нгшример, в качестве сумматора н арифметическо- огическом устройстве, или в качестве преобразовател из одной системы счислени в другую в устройст , Bdx ввода и вывода шлфровых вычислительных машин. °.The invention relates to the field of data processing technology and can be used as an aiOBaHo, ngshrimer, as an adder on an arithmetical device, or as a converter from one number system to another in the device, Bdx input and output of an ultral computer. °

Известные последовательные сумматорЬ1 , предназначенные дл cywsvrajwBara.MHсел , записанных в системах счислени отличных от двоичной, обычно состо т из одаого или двух двоичных сумматоров и схемы коррекции результатов, предназначенной дл коррекции результата суммировани двоичных кодов чисеп l .Known serial adders1 intended for cywsvrajwBara.MHsel, recorded in number systems other than binary, usually consist of one or two binary adders and a result correction scheme for correcting the result of the sum of binary numbers codes l.

Известны также последоватепьно араллельные сумматорь дл суммироваиа чисел, наприм, в дес тично лво шрй системе счислени , состо щие из чегъфех рйзрйдного параллельного сумматора, в котором последовательно суммируютс двоичные Тетрада: дес тичных разр дов, вз схемы коррекции дл образовани дес тичнбгчэ переноса и из схемы задержки дл задержки на один такт переноса в старший разр д 2.Also known are sequential arallean adders for summation of numbers, for example, in tenthly left and right in the number system, consisting of sequences of a neutral parallel adder, in which the binary Tetrad: decimal digits are consistently added to form a tenths of tenth units. delays for a delay of one cycle of transfer to the higher bit 2.

Суммирование чисел в тшсих сумматорах осуществл етс младшими разр дами вперед дл того, чтобы можно было в следующем- старшем разр де учесть, перенос . из младшего разр да.The summation of numbers in tssih accumulators is carried out by lower-order bits, so that in the next or higher order, the transfer can be taken into account. from the younger bit.

Такие сумматоры обладают сушественвым недостатком, заключающимс в том, что множительные устррйства последовательных арифметическо-логических устройсгв АЛУ, состо щие из таких сумматоров и регистров, имеют низкое быстродействие . Это происходит потому, что при умножении двух П -разр дных чисел произведение имеет 2 п. разр дов, из которых в П - разр дном АЛУ используетс только п старших разр | ов. Но так как свыхода.множительного устройства произведение поступает младшими разр дами вперед, то первые гх разр дов не могут быть использованы в дальнейших вычислени х г-в результате чего в вычислени х о0разуетс задержка по крайней мере на п тактов, чго существенно снижает быстродействие АЛ У. Наиболее близким к данному изобретению вл етс устройство дл суммировани содержашее первый и второй сумматоры, узел задержки, узел управлени коррекцией , узел коррекции, выходы которого соединены с первой группой входов второго сумматора, а входы - с выходами узла управлени коррекцией, входы которого Соединены с выходами первого сумматора выходы которого соединены также со второй группой входов второго сумматора з Недостаткок такого устройства также вл етс низкое быстродействие, обусловленное тем, что суммирование производитс начина с младших разр дов. Целью изобретени вл етс увеличение быстродействи . Дл достижени этой цели предлагаемое .устройство содержит третий сумматор , перва группа входов которого соединена с выходами узла корре1тин, а втора группа входов - с выходами узла задержки , входы которого соединены с выходам второго сумматора. Введение третьего сумматора и новое, неизвестное ранее соединение блоков между собой позвол ет в предлагаемом сумматоре выполн ть суммирование чисел начина со старших разр дов. При этом цифрт. числа кодируютс специальным образом . В обычных системах счислени с основанием R используеТЯ Т цифр от О до R - 1, например, в дес тичной системе счислени используютс цифры 0,1,2, ...9. При суммировании чисел, записанных в Tajfflx системах счислени , истинное знечение старших разр дов суммы может быть определено только после того , как определены значени всех предшеcTByraaHJt разр дов и определен перенос из младших разр дов в старшие. Возможность образовани так называемого сквозного переноса ог самого мпадшего разр да к самому старшему не позвол ет начинать суммирование от старших разр дов. Чтобы избавитьс от сквозного переноса и получить возможность начинать суммирование старшими разр дами вперед можно выбрать тской способ кодировани иифр числа, чтобы при суммировании двух чисел мог возникнуть перенос не более, чем на один разр д. При суммировании чисел в обычных системах счислени перенос в ( + f )-й разр д возникает, ее-. ли сумма ( -ых разр дных коэффициентов слагаемых с учетом переноса из ({-()го разр да окажетс большей или равной Р. Будем считать, что перенос в (f + 1)-й разр д возникает вс кий раз, когда сумма 1 -ых разр дных коэффициентов Cf окажетс не меньшей некоторого положительного числа. ) J , или не большей отрицательного числа . I С„ер2 I причем должно быть I nepZl T (2) с учетом Переноса в старший разр д и возможного переноса из младшего разр да величина i -го разр дного коэффициента суммы С,- может измен тьс в пределах nepl-I C Cnepi-bl , если нет переноса В ( +1) разр д, , если есть положительный перенос в ( 4- +1) разр д, Cj6Cj,gp.,fR4i , если есть отрицательный перенос в (6 + 1) разр д. Чтобы при суммировании в { -м разр де переноса из ( - f) {эазр да не возник повторный перенос в ( f + l) разр д, необходимо выбирать из услови сЛ т (3) Если цифры, числа вьгбйраютс из условий (l) - (з), то такиё системы счислени позвол ют производить суммирование чисел, начина со старших разр дов, причем перенос не может возникнуть более, чем на один разр д вперед. Проиллюстрируем это на дес тичной системы счислени с 15-юциф- , .,. .. рами (-7, -6, ..... 6,7, которые мы будем обозначать (7,6,5, ... 6,7). Эта система счислени удовлетвор ет услови м (l) - (з), если Спер -7 нам надо сложить два дес тичных 0-686 Ь 314,: . которые в предлагаемой системе счислени имеют вид При суммировании чисел а + b в обыч ной дес тичной системе счиспени в млад шем разр де возникает перенос при суммировании цифр 6 , который про ходит сквозь все разр оы, так как сумма разр дных коэффициентов в них равна 9 вплоть до четвертого разр да, так что , си1-ъ баб4314- юоо при суммировании же чисел си 4-b в предлагаемой системе счиспени , начина со старших разр дов, мы получаем в третьем разр де сумму разр дных коэффициентов „ , котора больше, чем 7 , поэтому возникает перенос в четвертый разр д равный 1, а в третьем разр де разр дный коэффициент С J О . Этот коэффициент меньше, чем R, поэтому даже, если во втором разр де образуетс перенос в третий разр д, он при суммировании с 3разр дным коэффициентом не даст повтор ный перенос в четвертый разр д. Поэтом после суммировани 3-х разр дных коэффициентов сразу же определ ют истинное значение 4-го разр дного коэффициента. И вообще, после суммировани (- l)разр диых коэффициентов становитс из вестиым истинное значение -го разр дного коэффициента суммы. Так что, при последавательном суммировании чисел, записанных в системе счислени , удовлетвор ющей услови м (1) (3), если суммирование начинаетс со . старших разр дов, задержка в выдаче старшего разр да составл ет один такт, а не 2.П. тактов, как, например, в прототипе. На чертеже представлена функциональна схема сумматора. Устройство содержит первый сумматор 1, второй сумматор 2, узел задержки 3, состо щий из двух послед№ателгъно соединенных регистров, узел управлени коррекции 4, узел коррекции 5, третий сумматор 6. Первый сумматор 1 вл етс п тиразр диым даоичным комбинационным сумматором . Он предназначен дл получени двоичной кодированной суммы дес тичных разр дных коэффициентов двух слагаемых. Так как в описанной выще дес тичной системе счислени разр дные коэффициенты могут быть как положительными, так и отрицательными, то эти коэффициенты ко- дируютс дополнительными двоичными кодами . Выходы первого матора 1 соединены со вторыми входами второго сумматора 2 и со входа ми узла утгравлени коррекций 4.. Узел управлени коррекцией 4 вл етс комбинационной схемой И-ИЛИ и служит дл вьфаботки двух управл ющих сигналов дл узла коррекций 5. Первый из этих сигналов вл етс управл ющим сигналом коррекции, когда сумма разр днь1х коэффициентов в сумматоре 1 больше или равна C,,gp| , т.е. при возникновении положительного переноса. Логическа формула этого управл ющего сигнала имеет вид П -ОдДад уОдЛа ла ла ла , (4) где сигнал управлени при положительном переносе, «.. сигналы на выходах 1-го, ... ., 5-го двоичных разр дов первого сумматора 1. Второй управл ющий сигнал П образуетс при возникновении отрицательного переноса в первом сумматоре 1, когда сумма разр дных коэффициентов члс.ла меньше или равна о2 Логическа формула feToro сигнала имеет вид a, (5) Выходы схемы управлени коррекцией 4 соединены со входами узла коррекции 5. Узел коррекции 5 предназначен дл образовани сигнала положительного переноса (код ООО1) или отрицательного переноса (код 1111) в (J +)-й дес тичый разр д по управл ющим сигналам П или П I также дл образовани сигнала положительной или. отрицательной коррекции 1 -го дес тичного разр дного коэффициента по управл ющим сигналам коррекции . Узел коррекции 5 вл етс комбинационной схемой И-И.Г1И, выполненной по логической формуле Ka(011Q)(iOfO)An П(0001)ЛТ1(1111)ЛП где К - сигнал коррекции, ОНО - двоичный ко.а числа б, корректирующего ( -и разр дный коэффициент при положительном переносе , 1О1О - двоичный код числа 10, корректирующего i -и разр дный коэффициент при отрицательном переносе , П - сигнал переноса в (i f 1 )-й разВыходы узла коррекции 5 соединены с первой группой входов второго сумматора 2 и с первой группой входов третьего сумматора 6.., .. ,ч Второй сумматор 2 предназначен дл получени коррект1фованного значени i -го дес тичного разр дного коэффици- ента. Он вл етс четьфезфаэр дным двоичным комбйнахшонным сумматором. Выходы сумматора 2 соединены со входами узла задержки 3. Узел задержки 3 состоит из двух четырехразр дных регистров с синхронизацией тактирующими сери ми импульсов С и Cgj , сдвинутыми на полтакта. Узел задержки 3 используетс дл задержки на один такт -го дес тичного разр дного коэффициента суммы.; Выходы узла задер :разр дов , поступают одновременно своими i -MV. дес тичными разр дами на входы первого сумматора синхронно с тактирующей серией импульсов CQO .Дес тичные разр дные коэффициенты слагаемых кодируютс следующими двоичными кодами. |КИ 3 соединены со второй группой входов третьего сумматора 6. Третий сумматор 6 вл етс четьфехразр дным комбинационным сумматором и предназначен дл суммировани положительной или отрицательной единицы переноса в (4+1) -и разр д суммы. Сумматор работает следующим образом, Суммируемые числа в каждом такте работы сумматора, начина со старшихSuch adders have a serious disadvantage in that the multiplying devices of consecutive arithmetic-logical devices of the ALU, consisting of such adders and registers, have a low speed. This is because, when multiplying two N-bit numbers, the product has 2 p. Bits, of which in the P - bit of the ALU, only n high-order bits are used | ov But since the product arrives at lower digits ahead, the first rx bits cannot be used in further calculations — as a result of which a delay is calculated for at least n times, which significantly reduces the response speed of the AL The closest to this invention is a device for summing the containing first and second adders, a delay node, a correction control node, a correction node, the outputs of which are connected to the first group of inputs of the second adder, Inputs - a correction control section outputs, the inputs of which are connected to outputs of the first adder which outputs are also connected with the second group of inputs of the second adder Nedostatkok such a device is also a low speed, due to the fact that the summation is performed starting with LSBs. The aim of the invention is to increase speed. To achieve this goal, the proposed device contains a third adder, the first group of inputs of which is connected to the outputs of the correlint node, and the second group of inputs - with the outputs of the delay node, whose inputs are connected to the outputs of the second adder. The introduction of a third adder and a new, previously unknown connection of blocks among themselves allows in the proposed adder to perform the summation of numbers beginning with the higher bits. With this digit. numbers are coded in a special way. In conventional numbering systems with base R, the T numbers from O to R - 1 are used, for example, the decimal numbering system uses the numbers 0,1,2, ... 9. When summing up the numbers recorded in the Tajfflx number systems, the true knowledge of the higher bits of the sum can be determined only after the values of all the preceding cByraaHJt bits are determined and the transfer from the lower bits to the older ones is determined. The possibility of the formation of the so-called end-to-end transfer of the edge of the lowest-order bit to the oldest does not allow starting summation from older bits. To get rid of end-to-end transference and get the opportunity to begin summation with higher bits ahead, you can choose a coding method for cipher numbers, so that when two numbers are summed up, transfer can occur no more than one bit. When summing up numbers in conventional number systems, transfer to (+ f) -th bit occurs, its-. whether the sum (-th bit coefficients of the terms, taking into account the transfer from ({- () th digit, will be greater or equal to R. We assume that the transfer to the (f + 1) -th bit occurs any time when the sum is 1 of the second bit coefficients Cf will be not less than some positive number.) J, or not more than a negative number. I C „ep2 I and should be I nepZl T (2) taking into account the Transfer to the senior bit and the possible transfer from the lower bit the value of the i-th bit coefficient of the sum С, - can vary within the range of nepl-I C Cnepi-bl, if there is no transfer of B (+1) Sp,, if there is a positive transfer to (4-1) discharge, Cj6Cj, gp., fR4i, if there is a negative transfer to (6 + 1) discharge. To, when summing to the {-th discharge, transfer from ( - f) {no, but no re-transfer into (f + l) discharge occurred, it is necessary to choose from the condition SLT (3) If the numbers, numbers are chosen from the conditions (l) - (3), then such numeration systems allow summation of numbers, starting with the higher bits, and the transfer can not occur more than one digit forward. We illustrate this on the decimal number system with the 15th digit,.,. .. Rami (-7, -6, ..... 6.7, which we will denote (7,6,5, ... 6,7). This number system satisfies the conditions (l) - ( h) if Sper-7 we need to add two decimal 0-686 L 314,: which in the proposed numbering system have the form When summing the numbers a + b in the usual decimal number system in the younger category, the transfer occurs when summing 6, which passes through all bits, since the sum of the bit coefficients in them is 9 up to the fourth bit, so that the sy1-b bab4314-yooo when summing the same numbers si 4-b in the proposed system In the third bit, we get the sum of bit coefficients ", which is greater than 7, so there is a transfer to the fourth bit equal to 1, and in the third bit the bit coefficient С J О О. This coefficient less than R, so even if a transfer to the third bit is formed in the second bit, it does not give repeated transfer to the fourth bit when added to the 3-bit coefficient. Therefore, after adding the 3-bit coefficients, true value of the 4th bit coefficient enta. And in general, after summing up (- l) the bit coefficients, the true value of the i bit bit sum coefficient becomes significant. So, with the subsequent summation of numbers written in the number system that satisfies conditions (1) (3), if the summation starts with. older bits, the delay in issuing an older bit is one cycle, not 2.P. cycles, as, for example, in the prototype. The drawing shows the functional diagram of the adder. The device comprises a first adder 1, a second adder 2, a delay node 3 consisting of two successively connected registers, a correction control node 4, a correction node 5, a third adder 6. The first adder 1 is a five-fold standard combinational adder. It is intended for obtaining the binary coded sum of decimal bit coefficients of two terms. Since in the above-described decimal number system, the bit coefficients can be either positive or negative, these coefficients are encoded with additional binary codes. The outputs of the first mat 1 are connected to the second inputs of the second adder 2 and from the inputs of the correction embossing node 4 .. The correction control node 4 is an AND-OR combination circuit and serves to work two control signals for the correction node 5. The first of these signals is is a control signal correction, when the sum of the bit ratios of the coefficients in the adder 1 is greater than or equal to C ,, gp | i.e. when a positive transfer occurs. The logical formula of this control signal is P-OdD udAl la la, (4) where the control signal for positive transfer, ".. the signals at the outputs of the 1st, ...., 5th bits of the first adder 1 The second control signal P is formed when a negative transfer occurs in the first adder 1, when the sum of the bit coefficients of a factor is less than or equal to o2 The logical formula for the feToro signal is a, (5) The outputs of the correction control circuit 4 are connected to the inputs of the correction unit 5 Correction unit 5 is designed to form sig positive transfer (LLC1 code) or negative transfer (code 1111) in (J +) is the tenth digit of the control signals P or P I to form a positive signal or. negative correction of the 1st decimal bit coefficient for the correction control signals. Correction node 5 is an AND-I.G1I combinational circuit made according to the logical formula Ka (011Q) (iOfO) An P (0001) LT1 (1111) LP where K is the correction signal, IT is the binary number of the number B that corrects (- and bit coefficient for positive transfer, 1О1О - binary code of 10, correcting i - and bit coefficient for negative transfer, П - transfer signal in (if 1) -th section of the correction node 5 are connected to the first group of inputs of the second adder 2 and with the first group of inputs of the third adder 6 .., .., h. The second adder 2 is designed to receive the core It is a four-digit binary combiner. The outputs of adder 2 are connected to the inputs of delay node 3. Delay node 3 consists of two four-bit registers with synchronization of the clock series of pulses C and Cgj shifted by a poltakt. The delay node 3 is used to delay by one clock cycle of the tenth digit bit sum coefficient; The outputs of the node zader: bits, arrive at the same time with their i -MV. decimal digits to the inputs of the first adder synchronously with the clocking CQO pulse train. The physical digit coefficients of the terms are encoded with the following binary codes. The CI 3 is connected to the second group of inputs of the third adder 6. The third adder 6 is a four-way combinational adder and is designed to sum a positive or negative transference unit into the (4 + 1) -and amount of the sum. The adder works as follows, the summed numbers in each tick of the adder, starting with the highest

Цифра Код 1001 101О 1011 11ОО Digit Code 1001 101О 1011 11ОО

66

Цифра Код 0111 ОНО 0101 О100 ООН В первом сумматоре 1 разр дные коэффйШШнтБ суйЙйруютЬ j пи правилам сум ЙйрЬШйййГ двоичных чисел в дополнительных кодах. В отличие от второго 2 и третьего 6 сумматоров первый сумматор 1 вл етс п тиразр дным. П тый двоичный разр д необходим, чтобы не в6знйй;попёрёйблне иие разр дной сетки при суммировании t -их дес тичных разр дов. 1 Во втором 2 и третьем 6 сумматорах переполнение произойти не мбжеТ, так как система счислени выфана из условий (1) - (3). Поэтому они четьфехразр дные . Двоична сумма -ых разр дных коэффйШёнтов сшс ВБГходов первого сумматора 1 поступает на входы узла управлени коррекцией 4 и на вторую группу вйкбдов второго сумматора 2. В уа лё утфйвлени коррекцией 4 происходит анйШиэ суммы, полученной в первом сумматоре 1 по логическим формулам (4) и (5), выдавай управл ющие сигналы П и П на входы узла коррекции 5, где из низ формируютс сигналы переноса и коррекции.Digit Code 0111 ITO 0101 О100 UN In the first adder 1, the bit coefficients of the ScNTB are suiYyr j and the rules of the sum YyrSHeyG binary numbers in additional codes. Unlike the second 2 and third 6 adders, the first adder 1 is five-bit. Fifth binary bit is necessary in order not to know; backward grid bit when summing t-ten decimal bits. 1 In the second 2 and third 6 adders, the overflow does not occur mbzheT, since the number system is derived from conditions (1) - (3). Therefore, they are cetebrum. Binary sum-of-th-th e-thrus of the USS of the first adder 1 is fed to the inputs of the correction control unit 4 and to the second group of the second adder's bcc of the second adder 2. In addition, by the correction 4, the sum of the sum obtained in the first adder 1 according to logical formulas (4) and (5), output control signals P and P to the inputs of correction node 5, where transfer and correction signals form from the bottom.

О 1101 1110 1111 0000 0010 0001 При этйй, если сумма в первом сумматоре окажетс больше или равна 7, то из полученной суммы i -ых разр дных коэффициентов необходимо вычесть дес ть или (чгго дл дополнительных двоичных кодов то же самое) прибавить число 6 (двоичный код ОНО), а к ( -4-1)-Му р аЗр дному коэффициенту надо прибавить + 1(код 0001). Если же сумма Л -ых разр дных коэффициентов окажетс меньше или равна минус 7, то к полученной сумме необходймо прибавить дес ть (код 1010), а из ( J +1)-го разр дного коэффициента вычесть 1 (прибавить дополнительный код 1111). Суммирование числа 10 или 6 с суммой 1 -ых разр дных коэффициентов про изводцтс во втором .сумматоре 2. Двоичныё коды чцсел 10 и 6 вьфабатьгоаютс в узле коррекши 5 из управл ющих сигналов П и П . Скорректированна таким образом сумма ,} -ых: разр дных коэффициентов по тактирующей серии импульсов , котора подаетс через полтакта после серии С t записываетс в первый регистр ск&лы задержки . (Величина такта выб1фаетс такой , чтобы переходные процессы в комби национных сумматорах 1 и 2, а также в узлах 4 и 5 закончились меньше, чей за полтакта). Еще через полтакта эта сумма по серии импульсов Ср переписьгоаетс во второй регистр узла задержки 3. Таким образом осуществл етс задержка i -го разр дного коэффициента суммы на один такт. Задержка производитс дл того, чтобы в следующем такте прибавить или вычесть из i -го разр дного коэффициента единицу, еспи при I суммировании ( J -1)-х разр дных коэффициентов в первом сумматоре 1 узел управлени коррекцией 4 вьщает управл ющийсигнал (Т или П . Суммирование происходит в третьем сумматоре 6, о&разу истинное значение i -го разр дного коэффициента суммы двух слагаемых, . Таким образом происходит последовательное суммирование всех дес тичных разр дов слагаемых, . начина со старших разр дов. Обща задержка информации в сумматоре - один такт. Устройство может быть использовано не только дл суммировани чисел, но и дл преобразовани чисел в предлагаемую систему счислени из обычной двоично-дес тичной системы счисле ш с цифрами : О, 1, 9. Дл чего п еводимое число, начина со старших разр дов,, сво ими тетрадами, подаетс на первые входы четьфех младших разр дов первого сумматора 1, а на Первый вход п того разр да подаетс знаковый разр д числа. Навторой вход всех разр дов первого сумматора подаетс нуль. Далее устройство, работает по описанному выше алгоритму, образу на выходе преобразованное число. Устройство имеет кроме того еще и следующее достоинство. Оно без сушест бенных изменений может использоватьс не только дл суммировани дес тичных чисел, но и чисел в системах счислени от 8- рй до . Требуетс гапиь несушес-гвенно изменить со единение входов .узла коррекции 5 с выходами узла управлени коррекцией 4, . так, чтобы на Tei выходы узла коррекции 5, которые соеди-: нены с первой группой входов второго сум матора 2, поступили не числа 10 или 6, а число, равное основанто выбранной системы счислени или его дополнение ло 16. Использование предложенного устройств ва дл суммировани в множительном устройстве последовательно-параллельного арифметическо -логического устройства по; вол ет увеличить его быстродействие в два раза, так как суммирование частичных произведений двух л-разр дных чисел происходит, начина со старших разр дов , что позвол ет использовать старший разр д произведени с задержкой на один такт. Дл получени всех л -старших разр дов произведени в таком . жительном устройстве требуетс такт его работы. В то же врем в Поспеловательно-параллельном множительном устройстве , использующем сумматоры, суммирование в которых осуществл етс , начина с младших разр дов, дл получени П старших разр дов произведени , требуетс --по крайней мере 2п тактов. Так что предложенное устройство позвол ет увеличить быстродействие в Формул а изобретени . - ( Устройство дл суммировани , содер жащеё Первый и второй сумматоры, узел задер аш, узел управлений коррекцией, узел кор.екции:, выходы которого соединены с первой группой входов вторюго сумматора, а входы - с выходами узла управлени коррекцией, входы которого соединены с .вьтходами первого сумматора, выходы которого соединены также со второй группой входов второго cyMMaTopia, о f л и ч а ю Щ е е с тем, что, .с целью увеличени быс.тродействи , устройство содержит третий сумматор, перва группа входов которого соединена с выходами узла коррекции, а втора группа входовс выходами узла задержки, входы которого соединены с выходами второго сумматора . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 457084, кл. Q 06 F 7/385, 1972 2. Шигин А. Г. Цифровые вычислительные машины, М. , Энерги , 1971, с. 232-234. 3. Авторское свидетельство СССР № 387364, кл. Q 06 F 7/50, 1971.About 1101 1110 1111 0000 0010 0001 If this is the case, if the sum in the first adder is greater than or equal to 7, then the resulting i-th bit coefficients must be subtracted by ten or (for additional binary codes the same) add the number 6 ( the binary code is ITO), and to (-4-1) —Mas pArD to this coefficient it is necessary to add + 1 (code 0001). If the sum of the L-th bit coefficients turns out to be less than or equal to minus 7, then ten (code 1010) must be added to the sum, and subtract 1 from the (J +1) -th bit coefficient (add additional code 1111). The summation of the number 10 or 6 with the sum of the 1 st digit coefficients of the production in the second accumulator 2. The binary codes 10 and 6 in the output code in the corrective node 5 from the control signals P and P. The sum, thus corrected, of: - of the bit coefficients of the clocking pulse train, which is applied half a turn after the C series, is written to the first register of the delay & (The value of the cycle is chosen such that the transient processes in the combinational adders 1 and 2, as well as in the nodes 4 and 5, are less than whose poltakta). After another half-cycle, this sum for the series of pulses Cp is copied to the second register of the delay node 3. Thus, the i -th bit sum coefficient is delayed by one clock cycle. The delay is made in order to add or subtract one from the i -th bit coefficient in the next cycle, if at the first summation (J -1) -th of the bit coefficients in the first adder 1, the control control unit 4 raises the control signal (T or P Summation occurs in the third adder 6, about & the true value of the i-th bit ratio of the sum of two terms,. Thus, there is a consistent summation of all the ten bits of the terms,. Starting with the higher bits. Total information delay in sums the torus is one clock cycle. The device can be used not only for summing numbers, but also for converting numbers to the proposed number system from the usual binary-decimal number system with numbers: O, 1, 9. For what is a given number, starting with the older bits are tetrads, the first bits of the first adder 1 are applied to the first inputs, and the sign bit of the number is applied to the first input of the first bit. The zero input of all the bits of the first adder is given. Next, the device operates according to the algorithm described above, forming the transformed number on the output. The device also has the following advantage. It without dry changes can be used not only to add decimal numbers, but also numbers in number systems from 8 to ry. It is necessary for the gaping nexus to change the connection of the inputs of the correction node 5 with the outputs of the correction control node 4,. so that on Tei outputs of correction node 5, which are connected to the first group of inputs of the second sum of matrix 2, the numbers not equal to 10 or 6 are received, but a number equal to or based on the selected numbering system 16. summation in the multiplying device of the serial-parallel arithmetic-logical device; It increases its speed by half, since the summation of the partial products of two l-bit numbers occurs, starting with the higher bits, which allows the use of the high bit of the product with a delay of one cycle. In order to obtain all the l-discharges of the product in such. A device requires a cycle of its operation. At the same time, in the Pospositally parallel multiplying device using adders, the summation in which is carried out, beginning with the least significant bits, in order to get the II higher digits of the product, it takes at least 2p cycles. So, the proposed device allows to increase the speed in the Formula A of the invention. - (The device for summing, the first and second adders, the node is dead, the correction control node, the section section: the outputs of which are connected to the first group of inputs of the second adder, and the inputs of the outputs of the correction control node whose inputs are connected to The inputs of the first adder, the outputs of which are also connected to the second group of inputs of the second cyMMaTopia, that is, the device contains a third adder, the first group of inputs of which is connected to the outputs of the corre node Ktsii, and the second group of inputs with the outputs of the delay node, the inputs of which are connected to the outputs of the second adder. Sources of information taken into account during the examination 1. USSR author's certificate No. 457084, class Q 06 F 7/385, 1972 2. Shigin A. G. Digital computers, M., Energie, 1971, pp. 232-234. 3. USSR Copyright Certificate No. 387364, class Q 06 F 7/50, 1971.