SU1571764A1 - Двухдекадный двоично-дес тичный цифроаналоговый преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах преобразовани  цифровой информации в аналоговую. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  дополнительной функции перемножени  входного кода на аналоговый сигнал. Двухдекадный двоично-дес тичный цифроаналоговый преобразователь содержит первый 1 и второй 2 двоичные цифроаналоговые преобразователи, сумматор 3 и два элемента ИЛИ 4, 5. Положительный эффект достигаетс  за счет введени  двух элементов ИЛИ и соответствующих св зей между разр дами преобразуемого кода и разр дными входами двоичных цифроаналоговых преобразователей. 1 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может бить использовано в устройствах преобразовани  цифровой информации в аналоговую.

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  дополнительной функции перемножени  входного кода на анало- гэвый сигнал.

На чертеже представлена функциональна  схема предлагаемого преобразовател . . .

. Двухдекадный двоично-дес тичный цифроаналоговый преобразователь (.ЦДЛ) содержит первый 1 и второй 2 двоич- ЦАП, сумматор 3 и два элемента ЩМ 4 и 5.

1 Двухдекадный двоично-дес тичный 1ШЛ работает следующим образом,

Преобразуемый двоично-дес тичный код поступает на следующие входы разр дов первого 1 и второго 2 двоичных ЦАП: первый младший разр д младшей тетрады входного кода поступает на Эходы первых разр дов первого 1 и

второго 2 ЦАП, второй разр д младшей т етрады - на вход третьего разр да второго ЦАП 2 через элемент ИЛИ 5, третий разр д младшей тетрады - на ЕХОД четвертого разр да второго ЦАП 2 через элемент ИДИ 4, четвертый (старший) разр д младшей тетрады - на вход третьего разр да первого ЦАП 1 и на входы третьего и четвертого разр дов ЦАП 2 через элементы ИЛИ 4 и 5, первый (младший) разр д стар- ifieft тетрады - на вход второго разр да ЦАП 1 и на входы второго и п того разр дов ЦАП 2, второй разр д стар- йей тетрады - на вход четвертого разр да ЦАП 1 и вход шестого разр да ЦАП 2, третий разр д старшей тетрады - на вход п того разр да ЦАП 1 и На вход седьмого разр да ЦАП 2, четвертый (старший) разр д старшей тетрады - на вход шестого разр да ЦАП 1 и на вход восьмого разр да ЦАП 2.

Преобразуемый двоично-дес тичный код дес тичного числа N представим в виде ,+2а,1+4а3+8а4 + (Ь1+2Ьг + +4ЪЭ+8Ь4) 10, где а, и Ъ - разр дные коэффициенты 1-го разр да соответственно младшей и старшей тетрады принимающие значени  0 или 1. Поскол ку, в двоично-дес тичном коде разр д ные коэффициенты а и а4, а также а3 и а, не могут одновременно принимат

,

ig

15

JQ

25

3 .Q

35

5

значени  логической единицы (.т.е. комбинации 1Х1Х и 11ХХ в двоично-де- ., с тичном коде с весами 1-2-4-8  вл ютс  запрещенными, где X может принимать значени  0 или 1), то на выходе первого ЦАП 1 формируетс  аналоговый сигнал А в виде

А(-2°а1+27а4+21Ь,+29Ь4+24Ьл+ +2%). К,,

где К, - коэффициент преобразовани 

ЦАП 1. На выходе ЦАП 2 сигнал

B 2°a1+22a14-23a2 +(22+23)a4 + (2f + +2)Ь1+25Ь4+2 ьа+2 ц;.К1,

где К - коэффициент преобразовани 

ЦАП 2..

После суммировани  аналоговых сигналов А и В на сумматоре- на его выходе при выполнении услови  К л , формируетс  напр жение

ивш(А,-В) .

Таким образом, преобразователь преобразует входной двоично-дес тичный код N. в пропорциональное ему значение выходного напр жени . При использовании в качестве двоичных ЦАП умножающих ЦАП устройство в целом реализует функцию умножающего двоично-дес тичного ЦАП. Повышение точности обеспечиваетс  за счет уменьшени  вли ни  напр жени  смещени  ч операционного усилител  на точность преобразовани .

Claims (1)

1. Формула изобретени 

   Двухдекадный двоично-дес тичный цифроаналоговый преобразователь, содержащий первый и второй двоичные цифроаналоговые преобразователи и сум- матор, выход которого  вл етс  выходной шиной, а первый вход подключен к выходу второго двоичного цифр оаналого- вого преобразоавтел , входы п того, шестого, седьмого и восьмого разр дов которого  вл ютс  входами соответствующих разр дов старшей тетрады входной шины преобразуемого кода, отличающийс  тем, что, с целью повышени  точности и расшире

   ни  функциональных возможностей за .счет обеспечени  дополнительной функ-1 ции перемножени  входного кода на аналоговый сигнал, в него введены первый и 1второй элементы ИЛИ, выходы которых соединены соответственно с входами третьего и четвертого разр дов второго двоичного цифроаналогового преобразовател , вход первого разр да которого объекдинен с входом первого разр да первого двоичного цифроаналогового преобразовател  и  вл етс  входом первого разр да младшей тетрады входной шины преобразуемого кода, первые входы первого и второго элементов ИЛИ  вл ютс  входами соответственно второго и третьего разр дов младшей тетрады входной шины преобразуемого кода , второй вход первого элемента ИЛИ объединен с вторым входом BTOpofo элемента ИЛИ, с входом третьего раз- 1; р да первого двоичного цифроаналогового преобразовател  и  вл етс  входом четвертого разр да младшей тетрады входной шины преобразуемого кода, входы четвертого, п того и шестого

   разр дов первого двоичного цифроаналогового преобразовател  объединены с вхо дами соответственно шестого,- седьмого и восьмого разр дов второго двоичного преобразовател , входы п 5 того и второго разр дов которого объединены и соединены с входом второго разр да первого двоичного цифроаналогового преобразовател , выход которого соединен с вторым входом сумматора.