SU1481889A1 - Трехдекадный двоично-дес тичный цифроаналоговый преобразователь - Google Patents
Трехдекадный двоично-дес тичный цифроаналоговый преобразователь Download PDFInfo
- Publication number
- SU1481889A1 SU1481889A1 SU874186676A SU4186676A SU1481889A1 SU 1481889 A1 SU1481889 A1 SU 1481889A1 SU 874186676 A SU874186676 A SU 874186676A SU 4186676 A SU4186676 A SU 4186676A SU 1481889 A1 SU1481889 A1 SU 1481889A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- digital
- bits
- input
- decade
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении управл ющих, вычислительных и информационно-измерительных систем. Цель изобретени - повышение точности преобразовани . Трехдекадный двоичнодес тичный цифроаналоговый преобразователь содержит первый 1 семиразр дный, второй 2 дев тиразр дный и третий 3 дес тиразр дный двоичные цифроаналоговые преобразователи, сумматор 4, первый 5 и второй 6 элементы ИЛИ. Введение двух элементов ИЛИ и реализаци соответствующим образом св зей между управл ющими входами цифроаналоговых преобразователей 1-3 и входной шиной позволило повысить точность преобразовани двоичнодес тичного кода в напр жение. 1 ил.
Description
&ь
00
00
оо
1
1481889
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении управл ющих , вычислительных и информа- ционно-измерительных систем.
Цель изобретени - повышение точности преобразовани .
На чертеже представлена функциональна схема преобразовател .
Трехдекадный двоично-дес тичный цифроаналоговый преобразователь со- держит первый I семиразр дный, второй
2дев тиразр дньй и третий 3 дес тиразр дный двоичные цифроаналогевые преобразователи, сумматор 4, первьй
5 и второй 6 элементы ИЛИ.
Трехдекадный двоично-дес тичный цифроаналоговый преобразователь работает следующим образом.
Двоично-дес тичный код числа N с входной шины поступает на соответствующие входы соответствующих цифро- . аналоговых преобразователей 1-3. Причем второй, третий и четвертый
разр ды младшей тетрады преобразуемого кода поступают на входы цифроана- логовых преобразователей через первьй и второй элементы ИЛИ 5 и 6 соответственно . Первьй 1, второй 2 и третий
3цифроаналоговые преобразователи преобразуют с соответствующими весами двоично-дес тичный код в парциальные слагаемые выходного напр жени , которые поступают на соответствующие входы сумматора 4. Выходной сигнал
на выходе сумматора 4 Пропорционален по уровню трехразр дному дес тичному числу N. Введение двух элементов ИЛИ 5 и 6 и выполнение соответствую- щим образом св зей между входами циф- роаналоговых преобразователей 1 - 3 и входной шиной позвол ет повысить точность преобразовани двоично-дес тичного кода в напр жение за счет ис- кпючени аналогового масштабировани на резистивных делител х выходных напр жений цифроаналоговых преобразователей .
Выполнение соответствующих св зей между входным кодом и входами цифро- аналоговых преобразователей дл формировани парциальных слагаемых выходного напр жени осуществл етс следующим образом. Пусть необходимо преобразовать двоично-дес тичный код a1ala}a4 h bab3b4 с(сгс3с4 трехраэ- р дного дес тичного чис.ла N, где а;, Ь и Cj - разр дные коэффициенты
(равные О или I) первой (младшей второй и третьей (старшей) тетрад преобразуемого кода. Трехразр дное дес тичное число N можно представить в следующем виде:
а,2
аа2
а32
а,2
(Ь, 21
10 +
Ь221
+ Ь32 + Ь42) х
с«2
с,2
+ с,
+
2г
+ с.21)- 100.
С помощью элементов ИЛИ 5 и 6 Формируютс логические суммы вида (a4va4) и (a,va). Последнее возможно, поскольку в двоично-дес тичном коде с весами 1, 2, 4 и 8 разр дные коэффициенты а 4 и аг , а 4 и а з не могут одновременно принимать -значени логической 1. С учетом данного услови , а также представл числа 10 и 100 . соответственно в виде 10 2f + 2 3, 100 L1 + 2 + 2, формируют три двоично-взвешенных цифровых числа в виде сумм разр дных коэффициентов , преобразуемого двоично-дес тичного кода вида
va4)21
с
а 2° + (а
()22 + b,2
Ь52 + Ь424;
Ь724 +
+ с
Ь,2 2s
с«2 +
+ Ь.2 + Ъ.2
Ч2
ач21
с, сг2
+ с42«;
+ с „2 ч
0 5
5
0
+ c42s + с,2ь + с&27+ с52 +С429.
Полученные цифровые числа А, В и С в соответствии с разр дными весами их слагаемых поступают на соответствующие входы соответственно первого 1, второго 2 и третьего 3 цифроаналоговых преобразователей, разр дность которых определ етс значением старшего разр дного коэффициента чисел А, В и С соответственно. Путем несложных преобразований нетрудно убедитьс в справедливости равенства N А + В + С.
Таким образом, цифроаналоговый преобразователь преобразует трехде- кадный двоично-дес тичный код трехразр дного дес тичного числа N в напр жение , N.
пропорциональное значению
Claims (1)
- Формула изобретениТрехдекадный двоично-дес тичный цифроаналогевьй преобразователь, содержащий первый семиразр дный, второй дев тиразр дный и третий дес тираэ- р дный двоичные цифроаналоговые преобразователи , выход последнего из которых- соединен с первым входом сум матора, выход которого вл етс ходной шиной, вход первого разр да первого цифроаналогового преобразовател вл етс входом первого разр да первой декады входной шины преобразуемого кода, входы второго, третьего , четвертого и п того разр дов второго цифроаналогового преобразовател вл ютс входами соответственно первого, второго, третьего и четвертого разр дов второй декады входной шины преобразуемого кода, входы третьего , четвертого, п того и шестого разр дов третьего цифроаналогового преобразовател вл ютс входами соответственно первого, второго, третьего и четвертого разр дов третьей декады входной шины преобразуемого кода, отличающийс тем, что, с целью повылени точности в него введены первый и второй эле-О5050менты ИЛИ, выходы которых подключены к входам соответственно второго и третьего разр дов первого цифроаналогового преобразовател , первые входы вл ютс входами соответственно второго и третьего разр дов первой декады входной шины преобразуемого кода, второй вход первого элемента ИЛИ объединен с вторым входом второго элемента ИЛИ, с входом второго разр да третьего цифроаналогового преобразовател и вл етс входом четвертого разр да первой декады входной шины преобразуемого кода, входы четвертого, п того, шестого и седьмого разр дов первого цифроаналогового преобразовател соединены с входами соответственно второго, третьего , четвертого и п того разр дов второго цифроаналогового преобразовател , входы шестого, седьмого, восьмого и дев того разр дов которого объединены с входами соответственно седьмого, восьмого, дев того и дес того разр дов третьего цифроаналогового преобразовател и подключены к входам соответственно первого, второго , третьего и четвертого разр дов третьей декады входной шины преобразуемого кода, выходы первого и второго цифроаналоговых преобразователей соединены соответственно с вторым к третьим входами сумматора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874186676A SU1481889A1 (ru) | 1987-01-26 | 1987-01-26 | Трехдекадный двоично-дес тичный цифроаналоговый преобразователь |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874186676A SU1481889A1 (ru) | 1987-01-26 | 1987-01-26 | Трехдекадный двоично-дес тичный цифроаналоговый преобразователь |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1481889A1 true SU1481889A1 (ru) | 1989-05-23 |
Family
ID=21282604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU874186676A SU1481889A1 (ru) | 1987-01-26 | 1987-01-26 | Трехдекадный двоично-дес тичный цифроаналоговый преобразователь |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1481889A1 (ru) |
-
1987
- 1987-01-26 SU SU874186676A patent/SU1481889A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 370718, кл. Н 03 М 1/16, 1971. Гнатек Ю„ Р. Справочник по цифро- аналоговьм и аналого-цифровым преобразовател м. - М,: Радио и св зь, 1982, с. 280, рис. 4.153. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4641129A (en) | Analog to digital converter with parallel and successive approximation stages | |
| EP0070175A2 (en) | Analog-to-digital converters | |
| US6177899B1 (en) | Analog-to-digital converter having multiple reference voltage comparators and boundary voltage error correction | |
| US5184130A (en) | Multi-stage A/D converter | |
| JPS6225295B2 (ru) | ||
| US5436629A (en) | Multi-stage A/D converter | |
| CN111900990A (zh) | 一种基于混合编码的电流舵型数模转换器 | |
| JPS6161578B2 (ru) | ||
| US3305857A (en) | Decoding equipment | |
| EP0380583A4 (en) | Sub-ranging a/d converter with improved error correction | |
| US5173698A (en) | Flash analog-to-digital converter with integrating input stage | |
| US3216005A (en) | Analog voltage translating apparatus | |
| SU1481889A1 (ru) | Трехдекадный двоично-дес тичный цифроаналоговый преобразователь | |
| EP0251758B1 (en) | Digital-to-analog conversion system | |
| JPS56164628A (en) | Parallel feedback type analog-to-digital converter | |
| SU1571764A1 (ru) | Двухдекадный двоично-дес тичный цифроаналоговый преобразователь | |
| GB2164511A (en) | Digital-to-analog and analog-to-digital converters | |
| JPH0116060B2 (ru) | ||
| SU497724A2 (ru) | Многоканальный аналого-цифровой преобразователь | |
| SU702513A1 (ru) | Последовательно-параллельный аналого-цифровой преобразователь с коррекцией погрешности | |
| SU1180837A1 (ru) | Сравнивающее устройство | |
| SU1527712A1 (ru) | Дельта-сигма-кодер | |
| JPH06112825A (ja) | アナログデジタル変換器 | |
| SU953721A2 (ru) | Цифро-аналоговый преобразователь | |
| CN112865793A (zh) | 数模转换器的校准转换方法 |